研究課題
若手研究(B)
静的な消費電力が支配的になる将来の半導体加工技術下において,低消費電力且つ,高速な演算器回路設計を実現することを目指して,特に回路技術規模の小規模化,ウェーブパイプラインのための遅延調整に関する研究を行った.具体的には,将来の半導体加工技術における配線遅延の影響を明らかにしつつ,回路規模削減のための入力ビット分割に基づく回路分割手法,logical effort理論に基づく等遅延回路設計手法を提案し,その有効性を明らかにした.
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