研究課題
若手研究(B)
シリコン2重浮遊ゲートマルチスタック構造の容量電圧特性、およびこの構造をMOSFET上に集積化したメモリデバイスの電流電圧特性を、等価回路シミュレータを用いて計算した。この際、2重浮遊ゲート間のトンネル積層膜については、回路素子が存在しないため、ポアソン方程式とシュレディンが一方程式を自己無撞着に解く独自の計算ソフトを用い、得られた非線形回路素子特性を等価回路計算に組み込む。双安定性分極セルに蓄積する電荷量、マルチスタック構造の材料、膜厚の変化に対応する容量パラメータを変化させ、過渡応答解析により、2重浮遊ゲートに生じる分極状態の違いに応じたヒステリシスの計算に成功した。参照試料として2重浮遊ゲート間にSiO_2のみを挟んだマルチスタック構造ダイオードを作製し、その容量電圧特性にヒステリシスを観測した。上記のシミュレーション結果との比較から、このヒステリシスは2重浮遊ゲート間の分極状態が変化したことにより生じたものであると言うことを明らかにした。SiO_2/高誘電率酸化膜/SiO_2積層構造の作製に関しては、高誘電率酸化膜上への極薄SiO_2の堆積に向けて新たなSi系MOCVD原料を導入し、交互供給MOCVD法によるSiO_2膜の堆積に成功した。また、実際に積層する高誘電率材料に関しても検討を行い、Hf系材料よりも誘電率の高いPr系高誘電率材料を用いることで、メモリの動作電圧の低電圧化を図れることを示した。また、Pr系材料のMOCVD堆積を行い、堆積条件、アニール条件を最適化することにより、界面層形成を制御した極薄膜の製膜方法を確立した。
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