| 研究課題/領域番号 |
19K20237
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| 研究種目 |
若手研究
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| 配分区分 | 基金 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 日本大学 |
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研究代表者 |
山崎 紘史 日本大学, 生産工学部, 助教 (30758876)
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| 研究期間 (年度) |
2019-04-01 – 2022-03-31
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| 研究課題ステータス |
中途終了 (2021年度)
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| 配分額 *注記 |
4,160千円 (直接経費: 3,200千円、間接経費: 960千円)
2022年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
2021年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
2020年度: 780千円 (直接経費: 600千円、間接経費: 180千円)
2019年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
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| キーワード | テスト生成 / ATPG / 抵抗性オープン故障 / パーシャルMAX-SAT / 隣接信号線 / LSI / VLSI設計技術 / テストパターン生成 / テスト容易化設計 / スキャン設計 |
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| 研究開始時の研究の概要 |
VLSIは製造時に欠陥が生じる可能性があるため，出荷前に良品と不良品を分類するテストを行う。VLSIのテストでは欠陥をモデル化した故障モデルと，テストパターンと呼ばれるテスト用のデータを利用する。従来は縮退故障や遷移故障といった故障モデルでのテストで十分であったが，VLSIの微細化技術の発展により，信号線の半断線が原因で生じる抵抗性オープン故障が問題となっている。
本研究では，抵抗性オープン故障のテストパターン生成アルゴリズムを考案することで，従来手法よりも高品質なテストパターンの生成を目標とする。そして，生成したテストパターン集合を用いて，抵抗性オープン故障のテスト品質を明らかにする。
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| 研究実績の概要 |
本研究の目的は、重み付き部分充足可能問題を解くことが可能なパーシャルMAX-SATソルバを利用し、抵抗性オープン故障に対するテストパターン生成法および、低消費電力テストパターン生成法を提案することである。半導体の微細化技術がますます進歩する中で、抵抗性オープン故障のテスト生成法の提案や、低消費電力テストパターン生成法を改善することは非常に重要であると考える。
上記問題の実現に向けて、これまでレイアウト設計済みの回路データの作成、遅延値や隣接信号線によるクロストークを考慮した抵抗性オープン故障シミュレーターの開発、抵抗性オープン故障のテスト生成モデルの提案、テスト生成プログラムの実装、故障伝搬経路抽出プログラムの実装等を行ってきた。また、最終年度ではパーシャルMAX-SATソルバを利用した低消費電力ドントケア割当法の提案とプログラムの実装を行った。本研究の成果として、抵抗性オープン故障の故障検出率が、市販のATPGツールと比較して約20%の向上することが確認できた。また、パーシャルMAX-SATソルバを利用した低消費電力ドントケア割当法については、従来手法では低消費電力なテストパターン生成ができなかった故障について、低消費電力なテストパターン生成が可能であることを確認できた。一方、本研究の課題としては、抵抗性オープン故障のテストパターン生成時の前処理で実行する故障伝搬経路抽出プログラムの高速化や、パーシャルMAX-SATソルバの処理時間の高速化などが挙げられる。また、提案手法のATPGによる抵抗性オープン故障の故障検出率についても、遷移故障モデルと比較すると低かったため、テスト生成モデルの制約式についても改善の余地があると思われる。
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