| 研究課題/領域番号 |
20K04616
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分21060:電子デバイスおよび電子機器関連
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| 研究機関 | 東京工業大学 |
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研究代表者 |
川那子 高暢 東京工業大学, 科学技術創成研究院, 助教 (30726633)
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| 研究期間 (年度) |
2020-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2023年度)
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| 配分額 *注記 |
4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2024年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
2023年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
2022年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
2021年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
2020年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
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| キーワード | 電界効果トランジスタ / 2次元材料 / CMOSデバイス / WSe2 / CMOSFET / 層状物質 / TMDC / ナノ電子デバイス / 層状材料 / 絶縁膜転写 |
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| 研究開始時の研究の概要 |
High-kゲート絶縁膜を転写する手法を実験的に確立する。本研究によって、インテリジェントな機能を持つ任意の物質や様々な材料表面に、ゲート絶縁膜を形成することができる。これにより電界効果による能動的、可逆的で精緻な物性の操作と制御が可能になる。その結果、様々な異種材料界面特性の理解と制御が進み、新たな物性を巧みに操る機能性デバイスの応用が開拓できる。
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| 研究実績の概要 |
2023年度は、前年度までに確立したWSe2を用いたn型及びp型トランジスタの高度化を検討した。前年度までの結果から、n型トランジスタの特性はp型トランジスタに比べて劣化しており、この原因はn型トランジスタのソース/ドレイン電極に用いたアルミニウム-スカンジウム合金(AlSc)の仕事関数が、WSe2の伝導帯下端よりも深いために障壁が存在し電流が制限されていると考えられる。そこでAlScよりも低い仕事関数の六ホウ化ランタン(LaB6)をn型トランジスタのソース/ドレイン電極に用いる事を検討した。また前年度までに作製したWSe2のn型及びp型トランジスタは高濃度Si基板上に熱酸化で形成したSiO2をゲート絶縁膜に用いるバックゲート構造であった。そこで本年度はWSe2上にゲート絶縁膜及びゲート電極から構成されるゲートスタックを形成するトップゲート構造トランジスタの作製と評価に取り組んだ。これまでに実験を行ってきた転写によるゲート絶縁膜形成の前段階として、通常の原子層堆積(ALD)によるAl2O3の形成を行った。その結果、Al2O3によるトップゲート構造を用いたp型トランジスタの動作は確認できた。一方、n型トランジスタ用のLaB6は“化学的に安定過ぎる”ために、デバイス作製に不可欠なエッチングが極めて困難でありソース/ドレイン電極に適用できない事が分かった。故に、今後はSc濃度の高いAlSc合金を用いる事で界面障壁の低減を目指していく。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
2023年度は、n型トランジスタのソース/ドレイン電極にAlScよりも低い仕事関数の六ホウ化ランタン(LaB6)を用いる事を検討した。また前年度までに適用していたバックゲート構造からWSe2上にゲート絶縁膜及びゲート電極から構成されるゲートスタックを形成するトップゲート構造トランジスタの作製と評価に展開した。n型トランジスタ用のLaB6はスパッタによって堆積が可能であり、仕事関数も3.5eVとWSe2の伝導帯下端に等しい値を得る事ができた。しかしLaB6は“化学的に安定過ぎる”ために、デバイス作製に不可欠なエッチングが極めて困難でありソース/ドレイン電極に適用できないという致命的な欠陥がある事が明らかになった。故に、今後はSc濃度の高いAlSc合金を用いる事を予定している。一方、原子層堆積(ALD)によるAl2O3を用いたトップゲート構造の作製を行った。その結果、Al2O3によるトップゲート構造を用いたp型トランジスタの動作を確認する事ができた。
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| 今後の研究の推進方策 |
今後はSc濃度の高いAlSc合金を用いる事でWSe2 n型トランジスタの特性改善を検討していく。AlSc合金のSc濃度を高める事で仕事関数の低下が可能になると考えている。加えてトップゲート構造によるn型トランジスタの動作を目指す。また同一基板上へのWSe2 n型及びp型トランジスタの集積化へと展開していく予定である。前年度までは別々の基板上にWSe2 n型及びp型トランジスタを作製しており、デバイス動作の実証はできたが集積化には至っていなかった。上述したn型トランジスタの特性改善とトップゲート構造の作製を確立する事により、同一基板上へのWSe2 CMOSデバイスの集積化を実現し、CMOS回路動作の実証へと展開していく予定である。
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