| 研究課題/領域番号 |
20K14786
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| 研究種目 |
若手研究
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| 配分区分 | 基金 |
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| 審査区分 |
小区分21060:電子デバイスおよび電子機器関連
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| 研究機関 | 東京大学 |
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研究代表者 |
徐 祖楽 東京大学, 大学院工学系研究科(工学部), 特任講師 (50778925)
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| 研究期間 (年度) |
2020-04-01 – 2022-03-31
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| 研究課題ステータス |
完了 (2021年度)
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| 配分額 *注記 |
4,160千円 (直接経費: 3,200千円、間接経費: 960千円)
2021年度: 2,210千円 (直接経費: 1,700千円、間接経費: 510千円)
2020年度: 1,950千円 (直接経費: 1,500千円、間接経費: 450千円)
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| キーワード | 自動配置配線可能なアナログ回路 / アナログ集積回路の設計自動化 / アナログ集積回路設計自動化 |
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| 研究開始時の研究の概要 |
アナログ・デジタル混載集積回路開発時間の大幅な短縮を可能にする。従来では手設計されているアナログ回路に自動設計可能な構成と手法を提案し、高性能化・低消費電力化をしながら、開発の高速化を目的とする。信号獲得に不可欠であるAD変換器、システム動作に必要な位相同期回路、および最近提唱されたアナログニューラルネットワークに着目し、実チップで実測実証する。実用化に充分な性能で高速開発を実現できるようになったら、少人数研究開発グループでも、より大規模なシステム研究の加速および多様な仕様への迅速な対応が可能となる。
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| 研究成果の概要 |
1) 8-bit 自動配置配線可能なAD変換器（ADC）を実現し、投稿論文がIEEE論文誌TVLSIに採択された。2) 1)に関連するMOS容量と比較器回路いついての解析論文がSpringerおよびJJAPの論文誌に採択された。3) 自動配置配線可能な位相同期回路（PLL）を実現してチップ評価した。IEEEにおける国際会議A-SSCCで発表し、それから投稿論文がIEEE論文誌JSSCに招待された。4) 本研究を通して提案した手法および回路を他種類のPLLらに適用し、2点の投稿論文がIEEEトップレベル国際会議VLSICに採択された。
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| 研究成果の学術的意義や社会的意義 |
進展しているスマート社会において、集積回路の多品種化とその研究開発の大規模化が見通され、本研究の成果により、センサーノードにおける重要かつ複雑なADC・PLL回路の開発時間の大幅な短縮を期待でき、集積回路開発の高速化・低コスト化、および少人数チームでもイノベーションの加速を貢献する。学術的意義については、自動配置配線可能なアナログ回路における主な課題は、配置配線による予測不可能な寄生素子が生じ、アナログ回路の線形性に大きく劣化させるということである。この課題に対し、本研究ではADCおよびPLLに様々な新規手法を提案・実証して結果を発表した。
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