素子ばらつき・経年劣化に耐性を持つアナログ回路動作マージン自動極大化設計法の研究

• 研究課題/領域番号: 21560356
• 研究種目: 基盤研究(C)
• 配分区分: 補助金
• 応募区分: 一般
• 研究分野: 電子デバイス・電子機器
• 研究機関: 九州工業大学
• 研究代表者: 中村 和之 九州工業大学, マイクロ化総合技術センター, 教授 (60336097)
• 研究期間 (年度): 2009 – 2011
• 研究課題ステータス: 完了 (2011年度)
• 配分額: 4,420千円 (直接経費: 3,400千円、間接経費: 1,020千円); 2011年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円); 2010年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円); 2009年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
• キーワード: CMOS / アナログ回路 / 素子劣化 / ばらつき / 最適化 / 環境変化 / 動作マージン / 経年劣化 / 環境変動

研究概要

環境(温度)変動、ばらつき、経年変化等の課題を克服して、特に高い信頼性を持つ車載/ロボット用LSI を提供する新しいアナログ回路の設計手法「マージン自動極大化設計法」の構築を行った。発振回路とアナログIP、メモリ(SRAM)を対象回路として、マージン最大化技術や性能補正技術、さらにはマージンフリー化へ研究を進めた。それらの技術についてまとめ、国際学会(4件)や論文(2件)、特許出願(2件)を行った

研究成果

• [雑誌論文] Complementary Metal Oxide Semiconductor Operational Amplifier Offset Calibration Technique Using Closed Loop Offset Amplifier and Folded-Alternated Resistor String Digital-to-Analog Converter (2012)
  • 著者名/発表者名: Hiroyuki Morimoto, Hiroaki Goto, Hajime Fujiwara, Kazuyuki Nakamura
  • 雑誌名: Japanese Journal of Applied Physics 巻: Vol.51 No.2 号: 2S ページ: 02BE10-02BE10
  • DOI: 10.1143/jjap.51.02be10
  • NAID: 120006782184
  • 査読あり
• [雑誌論文] An Electrically Adjustable 3-Terminal Regulator for Post-Fabrication Level-Trimming with a Reliable 1-Wire Serial I/O (2011)
  • 著者名/発表者名: H. Morimoto, H. Koike, K. Nakamura
  • 雑誌名: IEICE Transactions on Electronics 巻: E94-C 号: 6 ページ: 945-952
  • DOI: 10.1587/transele.E94.C.945
  • NAID: 10029804120
  • ISSN: 0916-8524, 1745-1353
  • 査読あり
• [雑誌論文] An Optimal Design Method for Complementary Metal Oxide Semiconductor Even-Stage Ring Oscillators Containing Latches (2010)
  • 著者名/発表者名: Y. Kohara, M. Asano, Y. Kawakami, Y. Uchida, H. Koike, K. Nakamura
  • 雑誌名: Japanese Journal of Applied Physics 巻: Vol. 49, Issue 4
  • NAID: 120006782186
  • 査読あり
• [雑誌論文] An Optimal Design Method for Complementary Metal Oxide Semiconductor Even-Stage Ring Oscillators Containing Latches (2010)
  • 著者名/発表者名: Yusuke Kohara, Masaharu Asano, Yoshihiro Kawakami, Yasuhisa Uchida, Hiroki Koike, Kazuyuki Nakamura
  • 雑誌名: Japanese Journal of Applied Physics 巻: Volume 49, Issue 4
  • NAID: 120006782186
  • 査読あり
• [学会発表] A Ratio-Less 10-Transistor Cell and Static Column Retention Loop Structure for Fully Digital SRAM (2012)
  • 著者名/発表者名: T. Saito, H. Okamura, M. Yamamoto, K. Nakamura
  • 学会等名: 2012 4th IEEE International Memory Workshop (IMW)
  • 発表場所: Milano Italy
  • 年月日: 2012-05-29
• [学会発表] A Universal Test Structure for the Direct Measurement of the Design Margin of Even-Stage Ring Oscillators with CMOS Latch (2012)
  • 著者名/発表者名: Y. Hirakawa, A. Motomura,K. Ota,N. Mimura, K. Nakamura
  • 学会等名: IEEE International Conference on Microelectronic Test Structures (ICMTS) 2012
  • 発表場所: San Diego USA
  • 年月日: 2012-03-20
• [学会発表] A Universal Test Structure for the Direct Measurement of the Design Margin of Even-Stage Ring Oscillators with CMOS Latch (2012)
  • 著者名/発表者名: Y.Hirakawa, A. Motomura,K. Ota,N. Mimura, K. Nakamura
  • 学会等名: IEEE International Conference on Microelectronic Test Structures (ICMTS) 2012
  • 発表場所: San Diego, USA
• [学会発表] A Ratio-Less 10-Transistor Cell and Static Column Retention Loop Structure for Fully Digital SRAM (2012)
  • 著者名/発表者名: Saito, T. ; Okamura, H. ; Yamamoto, H. ;
  • 学会等名: 2012 4th IEEE International Memory Workshop (IMW)
  • 発表場所: Milan, Italy
• [学会発表] 省面積抵抗ストリング DAC と閉ループ・オフセット検出を用いた CMOS オペアンプのオフセット校正 (2011)
  • 著者名/発表者名: 森本浩之、後藤弘明、藤原宗、中村
  • 学会等名: デザインガイア 2011
  • 発表場所: 宮崎市
  • 年月日: 2011-11-28
• [学会発表] An Experimental Verification of the Design Margin Analysis Method for Even-Stage Ring Oscillators with CMOS Latch (2011)
  • 著者名/発表者名: Y. Hirakawa, N. Mimura, A. Motomura, K. Nakamura
  • 学会等名: 2011 International Conference on Solid State Devices and Materials(SSDM)
  • 発表場所: Nagoya Japan
  • 年月日: 2011-09-29
• [学会発表] CMOS Op-amp Offset Calibration Technique Using a Closed Loop Offset Amplifier and Compact Resistor String DAC (2011)
  • 著者名/発表者名: H. Morimoto, H. Goto, H. Fujiwara, K. Nakamura
  • 学会等名: 2011 International Conference on Solid State Devices and Materials(SSDM)
  • 発表場所: Nagoya Japan
  • 年月日: 2011-09-29
• [学会発表] CMOS偶数段リング発振回路の設計マージンの測定 (2011)
  • 著者名/発表者名: 平川豊・本村綾美・三村法寛・中村和之
  • 学会等名: 電子情報通信学会 2011総合大会
  • 発表場所: 東京都市大学
  • 年月日: 2011-03-16
• [学会発表] 電源遷移時間を考慮した偶数段リング発振回路発振領域の検討 (2011)
  • 著者名/発表者名: 三村、平川、中村
  • 学会等名: 電子情報通信学会 2011 総合大会
  • 発表場所: 東京
  • 年月日: 2011-03-15
• [学会発表] CMOS偶数段リング発振回路の設計マージンの測定 (2011)
  • 著者名/発表者名: 平川、本村、三村、中村
  • 学会等名: 電子情報通信学会 2011 総合大会
  • 発表場所: 東京
  • 年月日: 2011-03-15
• [学会発表] 電源遷移時間を考慮した偶数段リング発振回路発振領域の検討 (2011)
  • 著者名/発表者名: 三村法寛・平川豊・中村和之
  • 学会等名: 電子情報通信学会 2011総合大会
  • 発表場所: 東京都市大学
  • 年月日: 2011-03-15
• [学会発表] CMOS Op-amp Offset Calibration Technique Using a Closed Loop Offset Amplifier and Compact Resistor String DAC (2011)
  • 著者名/発表者名: H. Morimoto, H. Koike, K. Nakamura
  • 学会等名: 2011 International Conference on Solid State Devices and Materials(SSDM)
  • 発表場所: Nagoya, Japan
• [学会発表] An Experimental Verification of the Design Margin Analysis Method for Even-Stage Ring Oscillators with CMOS Latch (2011)
  • 著者名/発表者名: Y. Hirakawa, N. Mimura, A. Motomura, K. Nakamura
  • 学会等名: International Conference on Solid State Devices and Materials(SSDM)
  • 発表場所: Nagoya, Japan
• [学会発表] 複数個のラッチを有する CMOS 偶数段リング発振回路の最適設計 (2010)
  • 著者名/発表者名: 平川、小原、川上、中村
  • 学会等名: LSI とシステムのワークショップ 2010
  • 発表場所: 北九州市
  • 年月日: 2010-05-18
• [学会発表] 複数個のラッチを有するCMOS偶数段リング発振回路の最適設計 (2010)
  • 著者名/発表者名: 平川豊, 小原祐輔, 川上義弘, 中村和之
  • 学会等名: LSIとシステムのワークショップ2010
  • 発表場所: 北九州国際会議場
  • 年月日: 2010-05-18
• [学会発表] 片チャネルラッチ構成の偶数段リング発振回路の検討 (2010)
  • 著者名/発表者名: 小原、平川、中村
  • 学会等名: 電子情報通信学会 2010 総合大会
  • 発表場所: 仙台市
  • 年月日: 2010-03-16
• [学会発表] 片チャネルラッチ構成の偶数段リング発振回路の検討 (2010)
  • 著者名/発表者名: 小原祐輔、平川豊、中村和之
  • 学会等名: 電子情報通信学会2010総合大会
  • 発表場所: 東北大学
  • 年月日: 2010-03-16
• [産業財産権] 半導体記憶装置 (2012)
  • 発明者名: 中村和之、齋藤貴彦、岡村均
  • 権利者名: 九州工業大学
  • 産業財産権番号: 2012-076414
  • 出願年月日: 2012-03-29
• [産業財産権] 半導体記憶装置 (2011)
  • 発明者名: 中村和之、齋藤貴彦
  • 権利者名: 九州工業大学
  • 産業財産権番号: 2011-035109
  • 出願年月日: 2011-02-21