遅延故障テスト容易化スキャン設計に対するテストデータ量削減法の考案

• 研究課題/領域番号: 21700053
• 研究種目: 若手研究(B)
• 配分区分: 補助金
• 研究分野: 計算機システム・ネットワーク
• 研究機関: 千葉大学
• 研究代表者: 難波 一輝 千葉大学, 大学院・融合科学研究科, 助教 (60359594)
• 研究期間 (年度): 2009 – 2010
• 研究課題ステータス: 完了 (2010年度)
• 配分額: 4,290千円 (直接経費: 3,300千円、間接経費: 990千円); 2010年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円); 2009年度: 3,120千円 (直接経費: 2,400千円、間接経費: 720千円)
• キーワード: ディペンダブルコンピューティング / 計算機システム / システムオンチップ / ディペンダブル・コンピューティング

研究概要

VLSI製造時に発生した故障を出荷前に製造テストによって検出することは重要なことである.本研究では,特にタイミングに関するテストである遅延故障テストを容易化する千葉大スキャンテストについて,製造テストコスト削減を目的とし,テストデータ量,テスト時間の削減法を考案した.具体的に,テスト用出力ピン休止時間を利用するアプローチとフリップフロップ(FF)の接続順を変更するアプローチから削減法を求めた.

研究成果

• [雑誌論文] Chiba Scan Delay Fault Testing with Short Test Application Time (2010)
  • 著者名/発表者名: K.Namba, H.Ito
  • 雑誌名: J.Electronic Test. : Theory & Appl. Vol.26, No. ページ: 6667-677
  • 査読あり
• [雑誌論文] Chiba Scan Delay Fault Testing with Short Test Application Time (2010)
  • 著者名/発表者名: 難波一輝, 伊藤秀男
  • 雑誌名: Journal of Electronic Testing : Theory and Applications 巻: 26 ページ: 667-677
  • 査読あり
• [雑誌論文] Scan FF Reordering for Test Volume Reduction in Chiba-Scan Architecture
  • 著者名/発表者名: K.Matsumoto, K.Namba, H.Ito
  • 雑誌名: IPSJ Trans.Syst.LSI Des.Method 掲載予定
  • NAID: 110009598054
  • 査読あり
• [学会発表] Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability, Proc. (2010)
  • 著者名/発表者名: K.Matsumoto, K.Namba, H.Ito
  • 学会等名: 11th IEEE Workshop RTL & High Level Test.pp.111-116
  • 発表場所: Shanghai SHERATON Hotel,中華人民共和国
  • 年月日: 2010-12-06
• [学会発表] Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability (2010)
  • 著者名/発表者名: 松本清紀, 難波一輝, 伊藤秀男
  • 学会等名: Workshop on RTL and High Level Testing
  • 発表場所: Shanghai SHERATON Hotel(中華人民共和国)
  • 年月日: 2010-12-06
• [学会発表] 千葉大スキャンの接続順序変更によるテストパターン削減手法 (2010)
  • 著者名/発表者名: 松本清紀, 難波一輝, 伊藤秀男
  • 学会等名: FTC研究会
  • 発表場所: サンロード吉備路,岡山県
  • 年月日: 2010-01-22
• [学会発表] 千葉大スキャンの接続順序変更によるテストパターン削減手法 (2010)
  • 著者名/発表者名: 松本清紀, 難波一輝, 伊藤秀男
  • 学会等名: 第62回FTC研究会
  • 発表場所: サンロード吉備路(岡山県)
  • 年月日: 2010-01-22