| 研究課題/領域番号 |
21K17720
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| 研究種目 |
若手研究
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| 配分区分 | 基金 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 東京工業大学 |
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研究代表者 |
CHU ThiemVan 東京工業大学, 科学技術創成研究院, 助教 (80838235)
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| 研究期間 (年度) |
2021-04-01 – 2024-03-31
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| 研究課題ステータス |
完了 (2023年度)
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| 配分額 *注記 |
4,680千円 (直接経費: 3,600千円、間接経費: 1,080千円)
2023年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2022年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円)
2021年度: 1,820千円 (直接経費: 1,400千円、間接経費: 420千円)
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| キーワード | 疎行列処理 / 疎行列疎行列積 / データフロー / アーキテクチャ / FPGA / SpMSpM / アクセラレータアクセラレータ / アクセラレータ / FPGAプロトタイピング / インストレージコンピューティング |
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| 研究開始時の研究の概要 |
本研究では，ビッグデータや機械学習等の多くアプリケーションで求められている大規模疎行列処理を高速化するためのアクセラレータアーキテクチャの確立を目指す．アクセラレータをストレージ内のカスタムハードウェアで実現するアプローチを用いる．ストレージチップ内のデータを低レーテンシかつ高バンド幅でアクセスできるというストレージ内処理の最大の利点を活用するのと，実際の多くのアプリケーションで同時に求められている疎行列・ベクトル積，疎行列積，疎行列転置という3つの主要な疎行列処理のいずれもサポートできるマージソータ，ネットワーク・オン・チップベースのヘテロジニアスメニーコアアーキテクチャを研究開発する．
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| 研究成果の概要 |
本研究では，大規模疎行列処理を高速かつ高効率に行うためのインストレージアクセラレータアーキテクチャを含む包括的な疎行列処理アーキテクチャの開発を目指している．その第一ステップとして，疎行列と疎行列の積という基本演算に焦点を当て，高速かつ高効率なアーキテクチャの研究を進め，FPGA（Field-Programmable Gate Array）によるハードウェアプロトタイプの実装および評価を行った．主な成果として，VLSI（Very-Large-Scale Integration）とシステム分野の国際会議ASP-DAC 2024での論文発表，3件の招待講演，および2件の受賞が挙げられる．
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| 研究成果の学術的意義や社会的意義 |
本研究の成果は，疎行列処理の高速化と高効率化を実現することで，ビッグデータ解析，機械学習，科学計算の複雑なシミュレーションなど多くのアプリケーションにおいて重要な計算カーネルの性能向上および計算資源の節約に寄与する．本研究によって提案された手法は，学術的にはアーキテクチャおよびハードウェア設計に新たな知見を提供し，社会的にはデータ分析や人工知能などの発展に大きな影響を与えると期待できる．
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