| 研究課題/領域番号 |
22H04999
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| 研究種目 |
基盤研究(S)
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| 配分区分 | 補助金 |
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| 審査区分 |
大区分J
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| 研究機関 | 神戸大学 |
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研究代表者 |
永田 真 神戸大学, 科学技術イノベーション研究科, 教授 (40274138)
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| 研究分担者 |
本間 尚文 東北大学, 電気通信研究所, 教授 (00343062)
林 優一 奈良先端科学技術大学院大学, 先端科学技術研究科, 教授 (60551918)
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| 研究期間 (年度) |
2022-04-27 – 2027-03-31
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| 研究課題ステータス |
交付 (2025年度)
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| 配分額 *注記 |
192,400千円 (直接経費: 148,000千円、間接経費: 44,400千円)
2025年度: 36,140千円 (直接経費: 27,800千円、間接経費: 8,340千円)
2024年度: 38,610千円 (直接経費: 29,700千円、間接経費: 8,910千円)
2023年度: 34,190千円 (直接経費: 26,300千円、間接経費: 7,890千円)
2022年度: 34,840千円 (直接経費: 26,800千円、間接経費: 8,040千円)
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| キーワード | 半導体集積回路 / VLSI設計法 / ハードウェアセキュリティ / ハードウェアトロイ / 暗号化・復号 / VLSI / 暗号モジュール / ゼロ抑制型決定グラフ / 回路物理量 / 電気的フィンガープリント / HT検証 / ハードウェアトロージャン |
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| 研究開始時の研究の概要 |
本研究では，「不正な振る舞いを引き起こすハードウェアの改竄：ハードウェアトロイ（Hardware Trojan: HT）」の学理解明とともに，先端的かつ多様なHTを検知・回避する系統的なVLSIシステム設計手法を確立・実証する．潜在的なHT挿入機会を網羅し,（1）フロントエンド設計におけるソフトウェアIPコアのHT挿入，（2）バックエンド設計におけるハードウェアIPコアのHT挿入，(3) システム設計におけるパッケージングとプリント基板のHT挿入について検知・困難化手法を開発するとともに，(4) HTフリーVLSIシステム設計・検証フレームワークを構築し，HTフリー実証データベースを公開する．
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| 研究実績の概要 |
本研究はセキュリティを脅かす不正な振る舞いを引き起こすハードウェアトロイ(HT)を検知・特定して回避するHTフリーVLSIシステム構築基盤の確立と実証を目指している．令和5年度の研究成果を以下にまとめる．
(1) 「回路仕様とHDLコードを変換する形式記述の策定」に関して，フロントエンド設計における統一的な形式的記述法として前年度までに選定したZDD（ゼロ抑制型決定グラフ）について，簡易な回路機能を模したHTを挿入した場合でも計算爆発を起こすことなく検知が完了することを確認した．さらに，順序回路も含めた回路記述を対象として，演算部と制御部が連携して表現する回路機能を高速に求める手法を探索した．
(2) 「HDLとGDSにおいて強い相関を示す回路物理量の抽出」に関して，回路の動的な特徴量として前年度までに選定した消費電流に基づく積分電荷量を用いて，暗号コアのデータパスに受動的な動作ゲートを挿入した改竄を検知できることを示した．暗号アルゴリズムを等価とする暗号回路の複数の物理設計群に対して，着目するクロックサイクルを同じくした積分電荷量において，設計間のばらつき量より有意な差分によりHT挿入を見出す検定法を確認した．
(3) 「システムレベルでの電気的フィンガープリントの抽出」に関して，前年度までに選定した電気的フィンガープリントに関して，電子機器のフィンガープリントを計測するシステムについて時間領域反射法(TDR)を拡張して開発した．VLSIチップから励振可能な電磁信号によりMOSトランジスタと配線のみで構成される非常に小さな回路規模のHTを検出可能であることを示した．
(4) 「HTフリーVLSIシステム設計・検証フレームワークの構築」に関して，複数種類の疑似HTを挿入した暗号回路搭載VLSIシステムを設計し，半導体チップ試作・実機評価の準備を進めた．
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
「HDLとGDSにおいて強い相関を示す回路物理量の抽出」に関して，暗号チップの深部における意図しない細粒度の論理変化や物理挙動の評価がHTによる脆弱性の発現に寄与するメカニズムについて知見を得た．一般に，暗号回路はマスキングアーキテクチャによりサイドチャネル漏洩を抑制できることが知られている．BE設計のHT検知に用いるトランジスタレベルの回路シミュレーションにより，電源供給網の寄生インピーダンスにより情報漏洩の判断指標において偽陽性と偽陰性のスレッショルドが鋭敏に変動することを見出した．サイドチャネル漏洩を誘発する新奇なHT構造の可能性と未然に防ぐBE設計指針を与える研究成果であり，本年度の当初計画以上の成果が得られた．本成果は，半導体チップの設計自動化技術における代表的な国際会議*1に採択・発表した．(*1:ACM/IEEE Design Automation Conference 2023)
「HTフリーVLSIシステム設計・検証フレームワークの構築」に関して，近年，世界的な関心の集まる半導体チップにおけるサプライチェーンセキュリティにおいて，HTフリーVLSIシステム設計は中心的な技術領域として認知されていることから，環境電磁工学分野(EMC分野)における欧州最大の国際会議*2にて， HTフリー検証に関する電磁の領域における取組に関する特別セッションを提案し，採択を受けて，欧・アジアの研究チームとともに研究成果を集中的に公開して議論した．(*2:IEEE EMC Europe 2023)
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| 今後の研究の推進方策 |
前年度までの研究成果を受けて，以下の研究を行う．
(1) 「統一的記述に基づく形式的検知手法の開発」に関して，これまでに確立した計算機代数に基づく形式的検証手法を拡張し，データパスにとどまらない統一的記述の完全かつ高速なHT検知手法を開発する．
(2) 「HDLとGDSにおいて強い相関を示す回路物理量の抽出」に関して，代表的な暗号モジュールを対象に，回路物理量に関する摂動テストベクタ群に対するHT検知感度特性およびHT挿入困難性について評価し，HT検知精度の決定要因を明らかにする．また，これまでに設計した種々の疑似HTを混入した検証チップの試作製造を行い，評価データを蓄積する．
(3) 「システムレベルでの電気的フィンガープリントの抽出」に関して，HTフリー検証済みVLSIチップ搭載システムの電気的フィンガープリントを計測するシステムについてTDR法をベースに開発を継続し，HT検知精度の決定要因を明らかにする．また，VLSIチップから励振可能なパルス波，モニタリングできる時間・周波数分解能の制約も考慮し，実測とシミュレーションの差異から，想定され得る最小構成のHTを検出可能であることを示す．
(4) 「HTフリーVLSIシステム設計・検証フレームワークの構築」に関して，研究項目(1)(2)(3)を統合してHTフリーVLSIシステムの設計・検証フレームワークの構築を進める．種々の疑似HTを混入した検証チップの評価データとFE設計・BE設計・システムレベル設計におけるHTの潜在的潜入と検知特性を検証し，HTフリー性検証の確度を高める．
いずれも，研究代表者と研究分担者および国外の研究協力者による国際的な共同研究実施体制の下で研究を推進するとともに，博士課程の大学院生を中心として国際的なワークショップや学術会議における研究成果の発表および有力な論文誌等における掲載を積極的に行う．
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| 評価記号 |
中間評価所見 (区分)
A: 研究領域の設定目的に照らして、期待どおりの進展が認められる
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