| 研究課題/領域番号 |
22K04110
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分21020:通信工学関連
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| 研究機関 | 東京電機大学 |
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研究代表者 |
陶山 健仁 東京電機大学, 工学部, 教授 (50303011)
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2022年度)
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| 配分額 *注記 |
3,250千円 (直接経費: 2,500千円、間接経費: 750千円)
2024年度: 650千円 (直接経費: 500千円、間接経費: 150千円)
2023年度: 520千円 (直接経費: 400千円、間接経費: 120千円)
2022年度: 2,080千円 (直接経費: 1,600千円、間接経費: 480千円)
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| キーワード | ディジタルフィルタ / メタヒューリスティックス / 最適化 / 信号処理 / 離散時間信号 |
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| 研究開始時の研究の概要 |
本研究では，ディジタルフィルタ設計者にとって作業効率の低下の要因となる設計アルゴリズムに含まれるパラメータ調整不要でかつ高速な設計法を開発する。対象となるディジタルフィルタはCSD係数をもつFIRフィルタである。この設計問題はNP困難な問題であるが，メタヒューリスティックスであるGAのパラメータ調整を不要にしたパラメータフリーGAによる設計法について検討する。これまでの検討によりパラメータ設定の不要性と通常のGAと比べて1000倍以上の高速性を確認済であるが，設計精度が若干劣化した。本研究課題では，設計精度も通常のGAを上回る手法を示し，フィルタ設計者の作業効率を向上する設計法を与える。
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| 研究実績の概要 |
本研究では，ディジタルフィルタを半導体実装する際の回路規模削減を考慮した設計法について検討している。これは，半導体の低消費電力化，高速動作化を狙ったものである。ディジタルフィルタは乗算器，遅延器，加算器で構成されるが，その回路規模は乗算器で支配されている。乗算器の回路規模は，内包されるシフタ数で決定され，シフタ数は乗算器係数であるフィルタ係数に含まれる非零桁数で決定される。そのため，非零桁数を削減することが重要な課題である。非零桁数削減手法としては，CSD(Canonic Signed Digit)表現を用いた数値表現法が有効であるが，その利用可能な非零桁数を制限した場合，表現可能な数値分布が不均一となり，ディジタルフィルタの特性劣化の要因となる。そこで，研究代表者は特性劣化を抑えながら，フィルタ係数ごとに必要な非零桁を配分する問題を定式化し，その設計法について検討してきた。この問題は混合整数計画問題となるため，一般にNP困難となり，その解法としてメタ解法を用いた手法を提案してきた。
メタ解法では，アルゴリズム内部に事前調整が必要なパラメータが多数含まれており，その値がフィルタの仕様によって異なるため，フィルタ設計者の作業を煩雑にする要因となり，結果的に半導体製造のスピードを妨げる要因となる。この問題に対し，今年度はグループ化ACO(Ant Colony Optimization)を用いた際の設計性能について検証し，有効なグループ分けとその要因について明らかにした。その結果，今後の設計作業では複雑なグループ化について検討することなく，作業遂行が可能であることを明らかにした。さらに，ディジタルフィルタ係数のスパース性に注目し，必要な非零桁数を従来法より削減可能であることを示した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
計画通り，これまで検討してきた手法におけるパラメータの1つに対して設計仕様に関わらず固定することに成功した。さらに，フィルタ係数のスパース性に基づき，必要な非零桁数の削減の方針を見出すことに成功し，回路規模削減の方針にたどりついた。
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| 今後の研究の推進方策 |
現在はACOによる手法について検討を進めているが，全てのパラメータの事前調整が必要のないPfGA(Parameter-free GA)を用いた手法について検討する予定である。PfGAでは，全てのパラメータを乱数に基づき生成し，確率的探索の途中で得た良解をフィードバックし，さらに良解を生成できるようにGAの交叉に用いる。この手法は確率的要素が強いが，良解の生成は確率的であるこそ生まれると考え，CSD係数フィルタの全てのパラメータ決定を確率的に行うように修正し，設計フィルタの性能向上について検討する予定である。
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