| 研究課題/領域番号 |
22K11955
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 愛媛大学 |
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研究代表者 |
王 森レイ 愛媛大学, 理工学研究科(工学系), 講師 (90735581)
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| 研究分担者 |
樋上 喜信 愛媛大学, 理工学研究科(工学系), 教授 (40304654)
高橋 寛 愛媛大学, 理工学研究科(工学系), 教授 (80226878)
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2022年度)
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| 配分額 *注記 |
3,640千円 (直接経費: 2,800千円、間接経費: 840千円)
2024年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2023年度: 1,040千円 (直接経費: 800千円、間接経費: 240千円)
2022年度: 1,430千円 (直接経費: 1,100千円、間接経費: 330千円)
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| キーワード | AI（人工知能） / MRP / ニューラルネットワーク（NN） / シストリックアレイ / 深層強化学習 / 集積回路回路 / シストリックアーキテクチャ / メモリ / ディペンダブルコンピューティング / テスト |
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| 研究開始時の研究の概要 |
IoTと人工知能(AI)技術の発達に伴い，データの発生するエッジ（現場）側に高信頼性の知的処理機能を実現することが求められる。この要望に応える基盤技術として，汎用メモリをシストリックアレイ状に配置したメモリ型論理再構成プロセッサMRP(Memorism Reconfigurable Processor)が開発されている。本研究では，MRPデバイスにおける知的処理の実現方法および高信頼化のためのテスト容易化技術を提案する。本研究の成果は，シストリックアレイ構造を持つエッジデバイスにおける知的処理の高信頼化に貢献することが期待される。
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| 研究実績の概要 |
IoTと人工知能(AI)技術の発達に伴い，データの発生するエッジまたはエンドポイント（現場）側に高信頼性の知的処理機能を実現することが求められる。本研究では、汎用メモリをシストリックアレイ形式で配置したメモリ型論理再構成プロセッサ（MRP: Memorism Reconfigurable Processor）デバイスを用いて、高信頼性の知的処理を実現することを目指し、以下の3つの目標を設定している。①MRP における行列演算回路の実装方法の検討と評価、②MRP のLUT 行列構造に適する推論処理のためのNNモデル設計と実装方法の開発、③MRP のメモリシストリックアレイに対するテスト容易化設計法の提案。
2022年度では、まず目標①に関して、ニューラルネットワーク処理における必要な行列積演算を実装するため、MRPで量子化を活用した積和演算領域の実装方法を提案し、演算誤差を減らすことができる量子化手法を評価した。次に②において、先行研究で提案されたスパースニューラルネットワーク（MNN）の隠れ層の過疎化による演算精度低下問題に対処するため、MRPデバイスのLUT双方向論理再構成機能を活用し、折り畳み型MNN（Folding-MNN）を提案した。最後に③では、シストリックアレイ構造を持つデバイスのテストアクセスを容易にするために、セキュリティ対策を有するバウンダリスキャンテスト機構（SAL-JTAG）を提案した。さらに、プロセスエレメント（PE）論理回路のテスト容易化のために、深層強化学習を用いた検査点挿入方法を提案した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
本年度は、研究内容①②③について、全体的に順調に進展している。主な理由は以下の通りである。
① MRPのLUTは、論理要素と配線要素を兼ね、入出力数に制限がある。行列のサイズが増えると、行列積演算の複雑化が大規模な積和演算ユニットの実装を困難にする。この問題に対し、真理値表で表現する方法を提案。MRPのLUT行列でn次行列とn次元ベクトルの積を実装するための入力項数をnまで削減できた。また、LUTの入出力数制約に配慮し、重みを考慮した積和演算に対する量子化を行い、n次元ベクトルと行列の積演算をMRPに実装できた。さらに、MATLABで一様量子化・アフィン量子化など複数の量子化方法を用いた行列演算誤差を評価。アフィン量子化が最も誤差を抑えることが確認できた。
②先行研究のスパースニューラルネットワーク（MNN）は、MRPのLUT制限により隠れ層が収束し、大規模ニューラルネットワーク実装が困難だった。本年度、MRPデバイスのLUT再構成機能を活用し、折り畳み型MNN（Folding-MNN）を提案。これにより、任意の幅と深さの隠れ層を実装できるようになった。
③シストリックアレイ構造を持つデバイスを容易にテストするために、デバイスの入出力ポートに値の設定と記録ができるスキャンレジスタを配置するバウンダリスキャン技術が標準規格となっている。テストがしやすくなる一方で、悪意のある攻撃者に「バックドア」として悪用されるセキュリティ脆弱性が存在する。今年度はバウンダリスキャンのセキュリティ強化に着目し、セキュアなJTAG認証プロトコルを提案した。さらに、プロセスエレメント（PE）論理回路のテスト容易化のために、深層強化学習を用いた検査点挿入方法を提案した。
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| 今後の研究の推進方策 |
2023年度は、研究内容①②③について、以下の計画の通りで進めていく。
①提案した行列演算の量子化実装方法を用いて、n×n のLUT行列における実装可能の行列演算規模と最大性能（スループット）について評価する。
②Folding-MNNの量子化手法を提案し、MATLABを用いてn×n のLUT行列における実装と性能評価を行う。
③テストアクセス機構のセキュリティ強化手法の回路設計と面積評価およびグラフ畳み込みニューラルネットワークと深層強化学習を用いた論理回路テスト容易化設計手法を提案する。
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