| 研究課題/領域番号 |
22K11955
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 愛媛大学 |
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研究代表者 |
王 森レイ 愛媛大学, 理工学研究科(工学系), 講師 (90735581)
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| 研究分担者 |
樋上 喜信 愛媛大学, 理工学研究科(工学系), 教授 (40304654)
高橋 寛 愛媛大学, 理工学研究科(工学系), 教授 (80226878)
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2023年度)
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| 配分額 *注記 |
3,640千円 (直接経費: 2,800千円、間接経費: 840千円)
2024年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2023年度: 1,040千円 (直接経費: 800千円、間接経費: 240千円)
2022年度: 1,430千円 (直接経費: 1,100千円、間接経費: 330千円)
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| キーワード | バイナリーニューラルネットワーク / バウンダリスキャン / セキュリティ / テスト容易化 / 時空間グラフ畳み込みニューラルネットワーク / AI（人工知能） / MRP / ニューラルネットワーク（NN） / シストリックアレイ / 深層強化学習 / 集積回路回路 / シストリックアーキテクチャ / メモリ / ディペンダブルコンピューティング / テスト |
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| 研究開始時の研究の概要 |
IoTと人工知能(AI)技術の発達に伴い，データの発生するエッジ（現場）側に高信頼性の知的処理機能を実現することが求められる。この要望に応える基盤技術として，汎用メモリをシストリックアレイ状に配置したメモリ型論理再構成プロセッサMRP(Memorism Reconfigurable Processor)が開発されている。本研究では，MRPデバイスにおける知的処理の実現方法および高信頼化のためのテスト容易化技術を提案する。本研究の成果は，シストリックアレイ構造を持つエッジデバイスにおける知的処理の高信頼化に貢献することが期待される。
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| 研究実績の概要 |
本研究では、汎用メモリをシストリックアレイ形式で配置したメモリ型論理再構成プロセッサ（MRP: Memorism Reconfigurable Processor）デバイスでの高信頼性の知的処理を実現することを目指している。具体的には、以下の3つの目標を設定している：①MRPにおける行列演算回路の実装方法の検討と評価、②MRPのLUT行列構造に適した推論処理用NNモデルの設計と実装方法の開発、③MRPのメモリシストリックアレイのテスト容易化設計法の提案。
2023年度の取り組みとして、まず目標①に関しては、前年度に提案した行列積演算子の量子化実装方法を用い、6×6のLUT行列において3入力までのニューロンの行列積演算を実装し、その精度を評価した。評価結果から、MRPでの大規模で高精度の行列演算の実装は困難であることが明らかになった。目標②においては、MRPの構造に適したスパースニューラルネットワーク（MNN）をメモリシストリックアレイに実装するため、バイナリーニューラルネットワークであるXNOR-Netsを使用した量子化実装手法を提案した。さらに、量子化したMNNの演算精度低下問題に対応するため、メモリアレイの論理の折り畳み特性を活用し、MNNのネットワーク規模を拡大する新しい方法を提案した。目標③については、メモリシストリックアレイのテストアクセス機構（バウンダリスキャン）のセキュリティ強化手法（SASL-JTAG）の回路設計を行い、機能検証と面積評価を実施した。また、シストリックアレイの論理回路のテスト容易化のために、テスト時間と伴う回路のテスタビリティの関係を捉える時空間グラフ畳み込みニューラルネットワークを用いたテスタビリティ解析手法を提案した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
主な理由は以下の通りである。
① MRPはメモリブロックをアレイ状に配置する構造を持つため、大規模な行列積演算器を実装するには量子化が必須であり、演算精度の低下が想定されていた。しかし、どの程度の規模の行列積演算器をどのような量子化方法でどこまでの精度が出せるのかが分からなかった。この問題に対し、MATLABを用いて複数の量子化方法で行列演算誤差を評価した結果、アフィン量子化が誤差を最も抑えることが確認されたが、ベクトル次元数を増やすにつれ、行列積演算器をMRPに実装するために必要なリソースが指数的に増加することが分かった。そのため、目標②の機能レベルの知的処理実装に焦点を当てることになった。
② 本年度、MRPのメモリアレイに機能レベルのニューラルネットワーク（NN）の実装に注力し、バイナリーNNであるXNOR-Netsを使用した量子化実装手法を提案した。さらに、メモリアレイの論理の折り畳み特性を活用してより大規模なNNを実装し、NNの演算精度を60%から91%まで大幅に向上させることができた。
④ テスト用回路のアクセスポートは、悪意のある攻撃者に「バックドア」として悪用されるセキュリティ脆弱性の問題に対して、ワンタイムパスワード認証方式を用いたセキュアなテストアクセス機構（SASL-JTAG）を提案し、FPGAでのハードウェアの機能検証と面積評価を行った。結果より、提案したSASL-JTAGは従来のSHA256を用いたJTAG認証回路と比較して回路面積を2.7分の1まで抑えることができた。
③ シストリックアレイ構造を持つデバイスを容易にテストするために、論理回路に故障検査点を挿入するテスト容易化手法を導入している。最適な検査点挿入箇所を特定するために、テスト時間と伴う回路のテスタビリティの関係を捉える時空間グラフ畳み込みNNを用いたテスタビリティ解析手法を提案した。
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| 今後の研究の推進方策 |
2024年度は、研究内容①②③について以下の計画通り進める。
① MRPにおいて時系列データを処理するニューラルネットワーク構造の設計と実装方法を提案し、その性能評価を行う。時系列データの特性を考慮したアーキテクチャが重要であり、特にリアルタイムでの処理速度と精度のバランスに注目する。
② 昨年度提案したSASL-JTAGは、被認証側（端末）が認証側と共通の長さの認証データを用いて認証処理を行うため、認証側のセキュリティ対策がアップグレードされた場合、被認証側が認証不能となる問題が生じている。この問題に対処するため、SASL-JTAGのスケーラビリティを向上させ、被認証側が任意長さの認証データでも認証可能なようにSASL認証プロトコルを改良する。
③ 時空間グラフ畳み込みニューラルネットワークを用いた検査点挿入箇所の選定法をより大規模な商用回路での性能評価を行う。この方法は、回路のテスタビリティを向上させることが目的であり、商用回路での効果を検証することで、その実用性と効率性を確認する。
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