| 研究課題/領域番号 |
22K14258
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| 研究種目 |
若手研究
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| 配分区分 | 基金 |
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| 審査区分 |
小区分21020:通信工学関連
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| 研究機関 | 大阪大学 |
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研究代表者 |
武政 淳二 大阪大学, 大学院情報科学研究科, 助教 (20902141)
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2022年度)
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| 配分額 *注記 |
4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2024年度: 1,040千円 (直接経費: 800千円、間接経費: 240千円)
2023年度: 650千円 (直接経費: 500千円、間接経費: 150千円)
2022年度: 2,860千円 (直接経費: 2,200千円、間接経費: 660千円)
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| キーワード | プログラマブルスイッチ / キャッシュ / ステートフル転送 / 5Gコア / プログラマブルデータプレーン / 5G / フォワーディング / ステートフル |
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| 研究開始時の研究の概要 |
本研究では、次世代の5Gコア網で数千万規模の端末の収容とTbpsのパケット転送速度を両立可能なUser Plane Function (UPF)の構築法を提案する。UPFではインターネットからの下りパケットを端末の接続する基地局へ適切に転送する必要があり、端末毎の接続状態の管理が鍵となる。現状の汎用計算機実装では200Gbps程度に制限され、次世代基盤であるプログラマブルスイッチではメモリが小さく1万程度の端末しか収容できない。これに対し、両ハードウェアを組み合わせたクラスタ上にUPFを構築し、双方の性能要件の両立を目指す。
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| 研究実績の概要 |
今年度は、ステートフル転送の基盤技術として、プログラマブルスイッチと汎用計算機で構成するキャッシュシステムを設計した。
まず、当該システムの律速要因を明らかにするため、ASICとCPUの計算量制約、スイッチと計算機を繋ぐ伝送路の帯域の制約を解析した。この結果、計算機のメモリに配置したフロー状態等のデータを読み書きするために、スイッチと計算機間でデータ伝送が生じており、このデータ伝送による帯域の消費が律速要因であることを示した。
次に、データ伝送の削減手法を2つ設計するとともに、個々の手法に対しスイッチの計算とメモリ量の制約下で実現可能な実装を開発した。1つ目は、アクセス数の少ないデータに対する伝送をスイッチ上でフィルタし、スイッチから計算機方向のデータ伝送量を削減する手法である。個々のデータのアクセス数の計測をメモリの潤沢な計算機で行い、アクセス数の多いデータの一覧表のみをメモリの少ないスイッチに配置し判別する実装により、数100KBのスイッチのメモリ消費で10^9種類のデータの判別を実現した。
2つ目は、短時間の間の重複データの読み出しに対し、先行読み出しを数ms遅延させ重複読出しを1つにまとめ、計算機からスイッチ方向のデータ伝送量を削減する手法である。計算機上で遅延の判別と読出し開始のトリガを行い、スイッチ上で複数の読み出しへ複製する実装により、イベントドリブン型のスイッチ ASIC でサポートしていないタイマーベースのトリガー機能を疑似的に実現した。
最後に、Intel Tofino ASICを備えたスイッチと計算機2台でテストベッドを構築し、初期評価を実施した。ICNのパケットキャッシュシステムに適用した場合、提案手法により1.6倍程度の高速化を得て、916Gbpsのスループットを達成した。また、本システムで扱うワークロードについてビデオ配信等のシナリオを検討した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
まず、1年目の目標である、スイッチと計算機を用いて構築するキャッシュシステムの律速要因の明確化と、高速化手法の基礎設計を完了している。
次に、基礎設計の初期段階の評価について、当初の予定ではは簡易な数理モデルだけで行う予定だったが、追加としてIntel Tofino ASICを備えたスイッチを用いた実機実験でも検証できており、目標のTbpsに近い916Gbpsのスループットを確認できている。
さらに、スイッチを用いた実機実験に取り掛かったことから、2年目の目標の一部である、プログラマブルスイッチの計算とメモリ量の資源を加味した実装について、個々の手法を構築する計算タスクを適切にスイッチと計算機に分離することで高速性を損なわない実装の目途をつけた。
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| 今後の研究の推進方策 |
今年度に設計したキャッシュシステムを5Gコアのパケット転送、具体的には、User Plane Function (UPF)機能へ適用する。
具体的には、UPFのPacket Dectection Rule (PDR)の収容、PDR に基づくパケット分類、ならびに、パケット分類後に実施する各種処理 (FARやBARなどのルールに基づくアクション処理) を実装し、UPFの基礎的な機能を構築する。これに加え、更なる高速化を目指すため、PDR に紐づくフローのトラフィック量をベースにフローキャッシュのメカニズムを設計する。
また、AMF、SMF、PCF等の5Gコアの主要なコントロールプレーン機能と本研究で構築する UPF 機能を連携させたテストベッドの構築に取り組む。
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