| 研究課題/領域番号 |
22K17870
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| 研究種目 |
若手研究
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| 配分区分 | 基金 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 国立研究開発法人理化学研究所 |
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研究代表者 |
上野 知洋 国立研究開発法人理化学研究所, 計算科学研究センター, 特別研究員 (30794135)
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| 研究期間 (年度) |
2022-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2022年度)
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| 配分額 *注記 |
4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2024年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2023年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円)
2022年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円)
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| キーワード | リコンフィギュラブルネットワーク / 高性能計算 / FPGA / データ圧縮 / ストリーム処理 / シストリックアレイ |
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| 研究開始時の研究の概要 |
多様な問題を扱うスーパーコンピュータ等の大規模計算機システムにおいて、十分な性能のネットワークを構築・活用するためには、専用設計デバイスの利用や利用者自身による適切な制御等が必要となり、コスト増大や開発の難易度増加といった問題を引き起こす可能性がある。このような問題に対して本研究は、対象問題の要求に応じて実効帯域やネットワークトポロジを自由に設定可能なリコンフィギュラブルネットワークを提案する。この「再構成可能」なネットワークを実現するために、FPGA等の回路再構成可能デバイスを利用した仮想回線交換網と通信帯域圧縮技術を組み合わせ、FPGAクラスタ上に試験的なネットワークを構築する。
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| 研究実績の概要 |
本年度は、帯域圧縮ハードウェア(BCH)のアルゴリズムおよびデザインの整理とアップデート、ESSPER FPGAクラスタシステムへの実装環境整備、スケーラビリティ評価のための仮想的2次元メッシュトポロジの構築とそれを用いたアプリケーションの評価などを行った。
これまでに開発してきたBCHには様々なバージョンが存在し、それぞれが回路面積重視や圧縮率重視といった特徴があるため、それらの情報をデザインごとにリスト化し、注力すべきデザインの選定を行った。また、アルゴリズムの面では、圧縮に用いる予測方式について、これまで用いてきた1次元多項式だけでなく2、3次元多項式についても既存研究等を基に調査を行った。
また、BCHをESSPER FPGAクラスタに実装するための環境整備を行った。本クラスタ上のFPGAには、アプリケーションの生産性向上のためにFPGA機能を抽象化するシステムオンチップが提供されている。BCHをこのクラスタ上に実現するにあたり、インタフェース規格の統一やメモリ、ネットワークへのアクセスの整備などを行った。
最後に、VCSN+BCHシステムを評価するプラットフォームとして、VCSNによる仮想2次元メッシュトポロジの構築を行った。加えて、FPGAアプリケーションとして重要な2次元シストリックアレイを、上記の仮想2次元メッシュを用いて複数FPGAシステムに拡張する研究を行った。このデザインによる性能評価では、FPGAの数にほぼ比例した処理性能を示し、実用的で有効なシストリックアレイを構築できることを示した。このシステムでは全体性能がネットワーク帯域によって制限されるため、本研究において実現するVCSN+BCHシステムの評価に最適なプラットフォームとして今後活用できる。この2次元仮想メッシュトポロジによるシストリックアレイに関する研究をまとめ、国際会議論文として投稿中である。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
ネットワークに接続された複数のFPGAによるシステムの実証、およびその上で動作するアプリケーションを実現したことで、リコンフィギュラブルネットワークの評価環境を前倒しで構築することができた。一方で、BCHのハードウェア自体の改良については当初の予定程進んでおらず、いまだに設計・検証段階である。1年目に予定していたもう一つの作業である試作システムの構築についてはおおむね予定通り進行しており、全体としては順調に推移していると考えられる。
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| 今後の研究の推進方策 |
今後は、BCHをESSPER FPGAクラスタ上に実装し動作および評価を行うことに注力して研究を進める。特にBCHのハードウェアの改良については、前年度に作業に割ける時間があまりとれなかったこともあり、他機関や大学等から協力者を募って、研究の進展を加速させる予定である。また、評価用のシステムやアプリケーションが構築できたことから、2年目の後半以降に予定していた制御・設定手法およびソフトウェア環境の整備について、前倒しで作業を進めることを予定している。
2年目は、FPGAクラスタ上で動作するBCHシステムの構築と動作検証までを行うことを目標とする。また、BCHに関連する先行研究のサーベイやアルゴリズムの改良等を行い、国際会議等への論文投稿を目指す。
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