| 研究課題/領域番号 |
22K17893
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| 研究種目 |
若手研究
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| 配分区分 | 基金 |
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| 審査区分 |
小区分60070:情報セキュリティ関連
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| 研究機関 | 国立研究開発法人産業技術総合研究所 |
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研究代表者 |
坂本 純一 国立研究開発法人産業技術総合研究所, 情報・人間工学領域, 研究員 (70909712)
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| 研究期間 (年度) |
2022-04-01 – 2024-03-31
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| 研究課題ステータス |
完了 (2023年度)
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| 配分額 *注記 |
4,420千円 (直接経費: 3,400千円、間接経費: 1,020千円)
2023年度: 2,340千円 (直接経費: 1,800千円、間接経費: 540千円)
2022年度: 2,080千円 (直接経費: 1,600千円、間接経費: 480千円)
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| キーワード | ペアリング / 楕円曲線 / BN254 / BLS12 / 剰余乗算 / FPGA / クラウド / 暗号 / 乗算器 / 高機能暗号 / 高速実装 |
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| 研究開始時の研究の概要 |
これまでにFPGAを使った高機能暗号高速化の研究が進められているが，それらの多くは100MHzから250MHz程度で動作しており，FPGAの最大動作周波数（典型的には500MHz以上）までには大きな開きがある．また従来の研究の多くは比較的小規模実装が多く，大規模FPGAの回路リソースのわずか数%程度しか回路リソースを使っていない．
本研究ではFPGAの限界性能である動作周波数500MHzに迫り，かつ利用できる限りの回路リソースを消費してスループットを極限まで高めた超高性能高機能暗号回路を開発する．
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| 研究実績の概要 |
本研究では、クラウドFPGAの最大性能を発揮する高機能暗号実装を行った。特にBN254及びBLS12_381曲線状のペアリング暗号の高速実装法を提案し、リソース利用率9割という極限環境であっても400MHz程度の高周波数を維持し、先行研究と比較して2～5倍のスループットを達成した。
本研究の核心は、クラウドFPGA上の大量のリソースを最大限利用するアーキテクチャ設計論を示したことである。FPGAペアリング実装に関するこれまでの研究では、組み込み機器向けの面積効率に着目し、最小限の回路リソースで最大限の性能を実現しようとしている。しかし、これらのアーキテクチャは、FPGAリソースを使い切ったときに最大の性能を発揮することが最大の関心事であるサーバーサイド・アプリケーションにとっては非効率的である可能性が高い。これらのアーキテクチャが非効率的な理由は、DSPの利用率が低いことと、動作周波数が低いことの2点である。本研究では、DSPを最大限に活用した、サーバーサイドFPGA向けの高スループットペアリングプロセッサアーキテクチャを提案した。まず、サーバサイドFPGAに適した剰余乗算アルゴリズムを提案し、このアルゴリズムは先行研究と比較して最高のスループットと面積効率を示した。第二に、提案するモジュラー乗算器を組み込んだペアリング計算アーキテクチャを設計し、冗長加算器とインターリーブ実行をサポートすることで高いスループットを維持した。
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