| 研究課題/領域番号 |
22K18291
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| 研究種目 |
挑戦的研究(開拓)
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| 配分区分 | 基金 |
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| 審査区分 |
中区分21:電気電子工学およびその関連分野
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| 研究機関 | 東北大学 |
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研究代表者 |
福島 誉史 東北大学, 工学研究科, 准教授 (10374969)
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| 研究分担者 |
マリアッパン ムルゲサン 東北大学, 未来科学技術共同研究センター, 学術研究員 (10509699)
ベ ジチョル 東北大学, 未来科学技術共同研究センター, 特任准教授 (40509874)
小柳 光正 東北大学, 未来科学技術共同研究センター, 名誉教授 (60205531)
橋本 宏之 東北大学, 未来科学技術共同研究センター, 学術研究員 (80589432)
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| 研究期間 (年度) |
2022-06-30 – 2025-03-31
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| 研究課題ステータス |
交付 (2023年度)
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| 配分額 *注記 |
26,000千円 (直接経費: 20,000千円、間接経費: 6,000千円)
2024年度: 7,280千円 (直接経費: 5,600千円、間接経費: 1,680千円)
2023年度: 7,670千円 (直接経費: 5,900千円、間接経費: 1,770千円)
2022年度: 11,050千円 (直接経費: 8,500千円、間接経費: 2,550千円)
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| キーワード | ナノアセンブリ / 自己組織化実装 / 微小コンポーネント / 貫通配線 / 表面張力 / 半導体パッケージング工学 / マストランスファー / チップレット / アセンブリ / Cuピラー / 半導体実装工学 / フレキシブルインターコネクト / FHE / TSV / 3D-IC / 実装工学 / システムインテグレーション / 垂直配線 / フレキシブル集積 |
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| 研究開始時の研究の概要 |
目標として、直径100μm、高さ500μmのCu配線形成ブロック等をピッチ300μm、位置精度1μm以内でアセンブリし、次々世代のロジック/メモリ混載CPUシステムを模倣した積層チップやフレキシブル・ハイブリッド・エレクトロニクス（FHE)の集積化実装構造体を接続する。微小コンポーネントのアセンブリを研究対象とし、アスペクト比を含め寸法効果等を追求する。どこまで小さいコンポーネントを逐次的、並列的にアセンブリできるのか、またその支配要因が何であるかを探求し、エレクトロニクス実装工学を深耕する。
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| 研究実績の概要 |
直径100μm、高さ500μmのCuピラーをピッチ300μm、位置精度数μm以内でアセンブリし、次々世代のロジック/メモリ混載CPUシステムを模倣した積層チップやフレキシブル・ハイブリッド・エレクトロニクス（FHE)の貫通配線として集積することを目標としている。微小コンポーネントのアセンブリを研究対象とし、アスペクト比を含め寸法効果等を追求する。どこまで小さいコンポーネントを逐次的、並列的にアセンブリできるのか、またその支配要因が何であるかを探求し、エレクトロニクス実装工学を深耕する。書籍が薄い冊子になるとブックレット、液滴（ドロップ）が小さくなるとドロップレットと呼ばれるが、最近では半導体チップが機能ブロックに分割された小さいサブシステムを「チップレット」と呼び、テクノロジードライバーとして話題となっている。ここでは配線を短く個片化したものを「ワイヤレット」と呼ぶ。本研究では、高いアスペクト比を有する立体的な微細配線ブロック「ワイヤレット」を極小コンポーネントとみなし、「ワイヤレット」のアセンブリで積層チップ等を接続する新しいエレクトロニクス実装工学の概念を提唱し、その実現可能性を探索してこの学問を開拓するのが目的である。Pick&Placeと自己組織化手法を探索、比較し、実用レベルのシステム集積化に適合可能性が高い方法論を確立する。この技術はフレキシブルデバイスだけではなく、リジッドなシステム集積にも資する技術となる。今年度は微小なCuピラーのアセンブリとインテグレーション、および厚さ50μmの極薄コンポーネントの自己組織化実装に関する技術開発を行った。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
微小なCuピラーのアセンブリとインテグレーションに関しては、直径300μm、高さ300μmの円筒状のCuピラーを冷間圧造加工により作製した。これをPick-and-Placeにより±5μm以内の位置合わせ精度で熱剥離フィルム上に実装し、エポキシ樹脂でコンプレッションモールドを行った。これを100℃以下の低温でもう一方の熱剥離テープに転写し、酸素プラズマによるパターニングを行って開口し、スパッタとサブトラクティブ法により表面の配線形成を行った。さらにこのＣｕピラー内蔵エポキシフィルム（厚さ300μm）を別の熱剥離テープに転写し、裏面配線を形成し、表裏を埋め込みＣｕピラーによる貫通配線で接続し、Addidtive manufacturingに資する技術を開発した。さらに今年度はこのＣｕピラーの直径を60μmにまで微細化することに成功した。技術のポイントは表裏配線とＣｕピラーの接続部であり、有限要素法により、この接続部にかかる応力を最小化する構造を導入して曲げ耐性に強い両面接続貫通配線を得ることができた。厚さ50μmの極薄コンポーネントの自己組織化実装に関しては、液滴の配置、液量、チップをリリースする高さを制御して位置合わせズレ50nm以下の高精度実装ができることを断面SEM観察から確認できた。この高精度実装は、フリップチップボンダーなどの装置を使わずに、手でコンポーネントを落下させても得られる点は驚きであった。接続部にＣｕ電極を設けることにより、熱圧着でＣｕ－Ｃｕの接続を取りながら周囲のＳｉＯ２系絶縁膜で強固な接続を実現できることも魅力である。
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| 今後の研究の推進方策 |
微小なCuピラーのアセンブリとインテグレーションに関しては、アセンブリの目途が立ってきたので、実際に両面電極ミニＬＥＤなどのコンポーネントをＣｕピラー貫通電極と接続して十分な機能を発現できるかどうかを確認する。並行して、最終剥離工程に課題があるため、最終剥離工程の剥離条件を追求する。厚さ50μmの極薄コンポーネントの自己組織化実装に関しては、まだ精度に分布があることから、低い精度を支配する要因を徹底的に追求し、安定して100nm以下の精度が得られる技術に仕上げる。ポイントは、上チップが落下する際に傾く点と、傾いたチップが下チップの側壁ならびにチップを保持するステージにまで液滴を拡張させてしまう点であると考えており、この現象を高速カメラ等で追跡し、最適なチップリリース条件を導く。また、多段積層にもチャレンジし、多段積層特有の精度支配要因も抽出して三次元半導体システムの創出に資する技術開発も行っていきたい。
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