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環境適応型深層学習とそのアーキテクチャの研究

研究課題

研究課題/領域番号 22KJ1348
補助金の研究課題番号 22J23506 (2022)
研究種目

特別研究員奨励費

配分区分基金 (2023)
補助金 (2022)
応募区分国内
審査区分 小区分60040:計算機システム関連
研究機関東京工業大学

研究代表者

鈴木 淳之介  東京工業大学, 工学院, 特別研究員(DC1)

研究期間 (年度) 2023-03-08 – 2025-03-31
研究課題ステータス 交付 (2023年度)
配分額 *注記
2,500千円 (直接経費: 2,500千円)
2024年度: 800千円 (直接経費: 800千円)
2023年度: 800千円 (直接経費: 800千円)
2022年度: 900千円 (直接経費: 900千円)
キーワード深層学習 / アクセラレータ / オンライン学習 / 低電力 / ニューラルネットワーク / 超低電力エッジAI / 推論アクセラレータ / ハードウェアアーキテクチャ / 量子化
研究開始時の研究の概要

Society5.0の目指すAI社会において求められるユーザ要件や動作環境に適応したAI処理の実現に向けて,計算資源や電力資源制約のあるエッジ環境下において環境や利用状況に応じてカスタマイズ可能な深層学習アーキテクチャの実現を目指す.回路資源と電力資源を最大限活用するハードウェアアーキテクチャとこの性能を最大限に引き出すアルゴリズムの両面により解決を図る.推論処理を高効率に処理する超低電力アクセラレータ,エッジでのオンライン学習を可能とするアクセラレータの開発を通して高効率なAI処理基盤の実現に貢献する.

研究実績の概要

本年度は、環境適応型エッジAIの実現に向けて、昨年度設計した超低電力ビット累進型アクセラレータのベースアルゴリズムであるProgressiveNNの効率化に取り組んだ。ProgressiveNNでは、ニューラルネットワークの重みをビット単位の2値表現で量子化し、最上位ビットからビットシリアルに計算することで適応的なビット精度を実現している。しかし、2値表現{+1, -1}の累積のためゼロ表現がなく、スパースアクセラレータによる効率化ができないという問題が存在する。そこで、ブースアルゴリズムを組み合わせることで、0表現とビット累進的な表現を両立可能であることを示した。また、高ビット精度モデルから低ビット精度モデルへの段階的な学習がもたらす低ビット精度モデルの精度劣化に対し、3値モデルから学習した分布を維持しつつ、高ビットへ学習することで、精度-計算量のトレードオフを改善した。これにより、ターナリーからNビットモデルまでを単一重みで実現可能とした。この成果は2024年4月にAICASで発表予定である。

また、超低電力アクセラレータの成果について、VLSI Symposiumでの発表および国内のRECONF研究会での発表を行った。これらの成果に対し、RECONF優秀講演賞、IEEE EDS Japan Joint Chapter Student Awardを受賞した。また、VLSIの拡張論文についても発表している。

次に、環境適応型エッジAIの実現に向けた低電力学習アクセラレータの設計を行い、現在進行中である。エッジデバイスでの低電力学習に向け、低ビットかつ高ダイナミックレンジな数値表現の導入および計算量削減手法を検討した。本年度は主にアルゴリズムの評価を行い、来年度ハードウェア設計予定となっている。

現在までの達成度 (区分)
現在までの達成度 (区分)

2: おおむね順調に進展している

理由

本年度は、これまでの研究成果であるビット漸進型ニューラルネットワーク(NN)アルゴリズムであるProgressiveNNを拡張し、スパースシティを利用可能なビット漸進的量子化アルゴリズムを開発・評価を行った。これらの成果はAICAS 2024に採択されている。また、並行して環境適応型エッジAIの実現に向けて、オンチップ学習を実現する学習アクセラレータのアルゴリズム検討を完了しており、本研究課題がおおむね順調に進んでいると考えている。

今後の研究の推進方策

現時点では、今後設計予定であるオンチップ学習アクセラレータのベースアルゴリズムの検討をおおむね完了しており、来年度から本格的に設計予定となっている。
2023年度は、これまでの低電力チップやFPGAアクセラレータ知見を活かしつつ、低電力かつ高効率な学習アクセラレータの設計を行う。また、並行してオンチップ軽量学習アルゴリズムの改良やハードウェアシミュレーション環境の作成・モデル評価を行う。また、オンチップ学習におけるラベルなしデータ等のシステムレベルの研究課題についても取り組んでいく予定である。これらの成果をまとめ、本研究成果を国際学会や論文誌に投稿する予定である。

報告書

(2件)
  • 2023 実施状況報告書
  • 2022 実績報告書
  • 研究成果

    (5件)

すべて 2024 2023

すべて 雑誌論文 (1件) (うち国際共著 1件、 査読あり 1件、 オープンアクセス 1件) 学会発表 (4件) (うち国際学会 2件、 招待講演 1件)

  • [雑誌論文] Pianissimo: A Sub-mW Class DNN Accelerator With Progressively Adjustable Bit-Precision2024

    • 著者名/発表者名
      Suzuki Junnosuke、Yu Jaehoon、Yasunaga Mari、Garcia-Arias gnel Lopez、Okoshi Yasuyuki、Kumazawa Shungo、Ando Kota、Kawamura Kazushi、Van Chu Thiem、Motomura Masato
    • 雑誌名

      IEEE Access

      巻: 12 ページ: 2057-2073

    • DOI

      10.1109/access.2023.3347578

    • 関連する報告書
      2023 実施状況報告書
    • 査読あり / オープンアクセス / 国際共著
  • [学会発表] Progressive Variable Precision DNN With Bitwise Ternary Accumulation2024

    • 著者名/発表者名
      Junnosuke Suzuki
    • 学会等名
      IEEE International Conference on Artificial Intelligence Circuits and Systems (AICAS)
    • 関連する報告書
      2023 実施状況報告書
    • 国際学会
  • [学会発表] Pianissimo: エッジでの適応的な推論を実現するサブmWクラスDNNアクセラレータ2023

    • 著者名/発表者名
      鈴木淳之介
    • 学会等名
      並列/分散/協調処理に関するサマー・ワークショップ (SWoPP)
    • 関連する報告書
      2023 実施状況報告書
  • [学会発表] Pianissimo: A Sub-mW Class DNN Accelerator with Progressive Bit-by-Bit Datapath Architecture for Adaptive Inference at Edge2023

    • 著者名/発表者名
      鈴木淳之介
    • 学会等名
      VLSIシンポジウム国内報告会
    • 関連する報告書
      2023 実施状況報告書
    • 招待講演
  • [学会発表] Pianissimo: A Sub-mW Class DNN Accelerator with Progressive Bit-by-Bit Datapath Architecture for Adaptive Inference at Edge2023

    • 著者名/発表者名
      Junnosuke Suzuki
    • 学会等名
      2023 Symposium on VLSI Technology and Circuits
    • 関連する報告書
      2022 実績報告書
    • 国際学会

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公開日: 2022-04-28   更新日: 2024-12-25  

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