| 研究課題/領域番号 |
23700062
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| 研究種目 |
若手研究(B)
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| 配分区分 | 基金 |
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| 研究分野 |
計算機システム・ネットワーク
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| 研究機関 | 日本大学 (2013)
首都大学東京 (2011-2012) |
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研究代表者 |
新井 雅之 日本大学, 生産工学部, 助教 (10336521)
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| 研究期間 (年度) |
2011 – 2013
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| 研究課題ステータス |
完了 (2013年度)
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| 配分額 *注記 |
3,900千円 (直接経費: 3,000千円、間接経費: 900千円)
2013年度: 1,300千円 (直接経費: 1,000千円、間接経費: 300千円)
2012年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円)
2011年度: 910千円 (直接経費: 700千円、間接経費: 210千円)
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| キーワード | 欠陥レベル / 重みつき故障カバレージ / VLSIテスト / クリティカルエリア / クリティカルエリアサンプリング / 欠陥レベル見積 / 重み付き故障カバレージ / SoC欠陥レベル削減 / SoC高信頼設計 / ディペンダブルプロセッサ |
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| 研究概要 |
半導体デバイスの製造工程において，論理的なモデルに基づく欠陥レベル見積と，製造されたデバイスにおける実際の欠陥レベルとの間の乖離が問題となっている． 本研究では，回路の論理的構造およびレイアウトデータに基づいて欠陥の発生確率を考慮し，欠陥レベルを高速かつ高精度に予測する手法について研究を行った．異なる欠陥粒径を考慮した重み付き故障カバレージ算出法，テストパターン並べ替えアルゴリズム，レイアウトデータを用いないクリティカルエリアの推定法，について検討し，評価を行った．実験結果から，高精度な欠陥レベル見積もり，およびテストパターン数削減が可能であることが示された．
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