| 研究課題/領域番号 |
23K03969
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分21060:電子デバイスおよび電子機器関連
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| 研究機関 | 埼玉大学 |
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研究代表者 |
伊藤 和人 埼玉大学, 理工学研究科, 教授 (30242283)
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| 研究期間 (年度) |
2023-04-01 – 2026-03-31
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| 研究課題ステータス |
交付 (2023年度)
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| 配分額 *注記 |
4,030千円 (直接経費: 3,100千円、間接経費: 930千円)
2025年度: 2,340千円 (直接経費: 1,800千円、間接経費: 540千円)
2024年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2023年度: 520千円 (直接経費: 400千円、間接経費: 120千円)
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| キーワード | 畳み込みニューラルネットワーク / LSI / 並列処理 / レジスタブリッジ型LSIアーキテクチャ / 二値化CNN / 機械学習 / CNN / レジスタブリッジ型 |
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| 研究開始時の研究の概要 |
近年注目されている機械学習は、畳み込みニューラルネットワーク（CNN）を使用している。CNNの結合重みおよびニューロン出力値の語長を1ビットに短縮した二値化CNNではニューロンが極めて簡素になる。大規模集積回路（LSI）チップ上に多数のニューロン素子（PE）を配置し、PE間でデータを授受しながらCNN計算を並列化して実行するが、PE間データ通信時間の削減により高速動作が期待できる。本研究では、PE間に配置したレジスタを介して行うレジスタブリッジ型（RB）アーキテクチャを提案し、従来型とデータ通信時間を削減して高速動作することをLSI試作により実証し、RB型二値化CNN推論LSIを開発する。
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| 研究実績の概要 |
近年注目されている機械学習は、畳み込みニューラルネットワーク（CNN）を使用している。CNNの結合重みおよびニューロン出力値の語長を短縮しても推論精度の大きな劣化がないことが知られており、語長を1ビット、すなわち値を二値に制限した二値化CNNが提案されている。二値化CNNでは結合重みとニューロン出力値の乗算が極めて簡素になり、大規模集積回路（LSI）による並列処理実装に適している。LSIチップ上に多数の演算素子（PE）を配置し、PE間でデータを授受しながらCNN計算を並列化して実行するが、高効率かつ高速動作のためPE間データ通信遅延時間の削減が課題である。そこで本研究では、PE間データ通信を配線で行う従来型LSIではなく、PE間に配置したブリッジレジスタ（BREG）を介して行うレジスタブリッジ（RB）型LSIアーキテクチャを提案し、RB型では従来型と比べて動作クロック周波数を低下させずにデータ通信時間を削減する高速な二値化CNN推論LSIが実装できることを実証する。
令和5年度は、提案RB型アーキテクチャが従来の規則的分散レジスタ（RDR）型と比べて高速処理を実現可能であり、LSI向き並列処理アーキテクチャとして有効であることを明らかにするため、基本CNN並列計算回路を提案RB型と従来RDR型の双方のアーキテクチャに基づいてそれぞれ設計した。この基本回路は3個のPEからなる。PE数を3個とするのは、回路規模を抑える一方で非隣接PE間のデータ通信を発生させ、提案RB型と従来RDR型で通信実行に差が生じることを明らかにするためである。提案RB型と従来RDR型の双方のPE内演算実行並列度と、提案RB型についてはBREGに記録すべきデータを検討のうえ設計を行った。PEとBREGの回路規模を評価し、その評価結果は次の本CNN並列計算回路の設計に活用する。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
令和5年度の計画では、提案RB型アーキテクチャによる二値化CNN並列計算LSIの性能見積りを目的とした少数PEからなる評価用二値化CNN並列計算LSIの設計と、多数PEからなる本番LSI設計のための基礎設計を行うこととしている。
前者の評価用二値化CNN並列計算LSIの設計については、PE内の演算実行並列度とPE間ブリッジレジスタに記録するデータを検討および決定してLSI設計を行った。計画では令和5年度中にLSI試作を開始することとしていたが、当初想定していたLSI設計プロセスが利用できないこととなり、新たなプロセスに向けて設計を変更する必要が生じたため、LSI試作が開始できていない。しかし、早期にLSI試作を開始し、試作LSI納品と評価は、計画通り令和6年度中に実施できる見込みである。
後者の提案RB型による二値化CNN並列計算LSI設計のための基礎設計については、CNN計算で使用するデータをPE群と外部メモリの間で授受する方法について検討した。CNN計算では二値化してもなお大量のデータを用いるため、CNN計算手順の工夫により外部メモリとのデータ授受の効率化を図ることが重要である。提案RB型を前提として外部メモリとのデータ授受を低減するCNN計算手順の検討を行った。
以上より、本研究はおおむね順調に進展している。
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| 今後の研究の推進方策 |
本研究は、提案RB型アーキテクチャによる二値化CNN並列計算LSIの性能見積りを目的とした少数PEからなる評価用二値化CNN並列計算LSIの試作と評価、ならびに、多数PEからなる提案RB型による本番二値化CNN並列計算LSIの試作と評価を行うこととしている。
前者の評価用二値化CNN並列計算LSIについては、令和6年度にLSI試作を行い、試作チップを用いた実測定による性能評価と並行してLSI設計データに基づいた高精度回路シミュレーションを行って性能評価を行う。
後者の提案RB型による二値化CNN並列計算LSIについては、令和5年度に行った基礎設計に基づき、令和6年度にPE内の演算実行並列度とPE間ブリッジレジスタに記録するデータの最適化を図り、LSI回路設計を行う。研究計画で利用することとしていたLSI製造プロセスが現在は利用不可となっている。LSI試作開始時に利用可能なプロセスを決定し、そのプロセスを対象としたLSI設計を行う。LSI試作を開始し、試作LSIチップの完成までの間にLSI設計データに基づいた高精度回路シミュレーションを行って性能評価を行う。令和7年度は、完成した試作チップを用いて性能を実測する。
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