| 研究課題/領域番号 |
23K11035
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 基金 |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分60040:計算機システム関連
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| 研究機関 | 大分大学 |
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研究代表者 |
大竹 哲史 大分大学, 理工学部, 教授 (20314528)
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| 研究期間 (年度) |
2023-04-01 – 2026-03-31
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| 研究課題ステータス |
交付 (2023年度)
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| 配分額 *注記 |
4,810千円 (直接経費: 3,700千円、間接経費: 1,110千円)
2025年度: 1,690千円 (直接経費: 1,300千円、間接経費: 390千円)
2024年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
2023年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円)
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| キーワード | 劣化検知 / プロセッサテスト / 命令レベルテスト / テストプログラム生成 |
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| 研究開始時の研究の概要 |
大規模集積回路(LSI)と通信技術の普及により，乗用車や路線バスの自動運転をはじめ，新しい製品やサービスが生まれるとともに，小規模な構成でセーフティクリティカル，ミッションクリティカルなシステムの実現が求められている。一方で，LSIの微細化技術の進歩に伴い，システム運用時のLSIの劣化が顕在化し，劣化故障による誤動作のリスクが増大している。そのため，システムの中核となるプロセッサには，高度な情報処理機能とともに高い信頼性が要求されている。本研究では，プロセッサに追加する自己劣化検知のためのハードウェア機構と命令，および，ユーザプログラムにテストプログラムを自動的に組み込む仕組みを開発する。
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| 研究実績の概要 |
本研究では，プロセッサに対する命令レベル自己テスト(SBST)による劣化検知手法を開発する。具体的には，①プロセッサの演算回路部に対するSBSTのための劣化検知機構，②プロセッサ全体の劣化検知機構，③テストプログラム自動組み込み手法の開発を行う。令和5年度は，例題としてオープンソース命令セットアーキテクチャのRISC-Vを選択し，これに基づく設計であるpoyo-vに対して，算術論理演算回路（ALU）の遅延故障テストを行うためのテストプログラムテンプレート生成およびそれによって印加できるALUのテスト制約を求めた。制約を元に生成したALU単体の遅延故障テストパターンをテストプログラムテンプレートに埋め込み，テストプログラムを生成した。これにより，定性的にALUの完全な故障検出率を達成できる。ALUのテストプログラムを実行することにより，プロセッサの多くの部分が同時に活性化されると考えられる。ALU以外の部分の故障検出率を評価するため，このテストプログラムに対応する故障シミュレーションが必要となり，そのためのテストパターンファイルの構成方法を検討した。次年度は引き続きテストパターンファイルを生成して故障シミュレーションを行う。
本研究では，劣化検知を行うために，遅延故障テストプログラムを実行した際の応答を時間－ディジタル変換回路(TDC)でキャプチャする。劣化検知の検証のため，まずFPGAを用いて実験を行うため，FPGA上でTDCを実装した。次年度は引き続きにはpoyo-vとTDCを組み合わせ，TDCを動作させるためのテスト命令を構成する。これをFPGA上に実装し，全体の動作および劣化検知のための動作を評価する。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
TDCを命令で制御するための機構が必要になることが明らかになった。また，TDCの評価のためのFPGA上での実装に時間がかかっている。これにより，当初計画していたプロセッサの試作が進められていない。
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| 今後の研究の推進方策 |
次年度は，TDCの動作確認およびTDCの制御のための命令を追加し，劣化検知機構を含むプロセッサ全体を設計して評価する。また，ALU以外のモジュールに対して劣化検知を行うために，ALU以外のモジュールに対するテストプログラムの構成方法を検討する。
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