| 研究課題/領域番号 |
23K11042
|
|---|
| 研究種目 |
基盤研究(C)
|
| 配分区分 | 基金 |
|---|
| 応募区分 | 一般 |
|---|
| 審査区分 |
小区分60040:計算機システム関連
|
|---|
| 研究機関 | 福岡工業大学 |
|---|
研究代表者 |
小野美 武 福岡工業大学, 工学部, 准教授 (70312676)
|
|---|
| 研究期間 (年度) |
2023-04-01 – 2027-03-31
|
| 研究課題ステータス |
交付 (2023年度)
|
| 配分額 *注記 |
4,680千円 (直接経費: 3,600千円、間接経費: 1,080千円)
2026年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2025年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2024年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
2023年度: 1,170千円 (直接経費: 900千円、間接経費: 270千円)
|
|---|
| キーワード | 超伝導 / 単一磁束量子回路 / 乱数生成器 |
|---|
| 研究開始時の研究の概要 |
本研究では約40 Gbit/sでの乱数生成が可能な、超伝導単一磁束量子回路による発振器ベースの真性乱数生成器の開発を行う。超伝導集積回路の設計・試作は、Nb/AlOx/Nbジョセフソン接合によるチップファンダリにより実現する。本課題の超伝導回路による発振器ベースの真性乱数生成器は、乱数性を担保するための精密な制御電流を必要とせず、回路を構成するゲート数が少ないため、集積回路上で容易に構成できる利点がある。これまでの研究成果を発展させ、単体で10 Gbit/sの乱数生成レート、さらにそのモジュラー化により約 40 Gbit/sの乱数生成が可能となるハードウェア乱数生成器の開発を行う。
|
| 研究実績の概要 |
本研究では、高速・低消費電力性から次世代の情報処理技術として期待されている超伝導単一磁束量子回路（SFQ）を用いた発振器ベースの真性乱数生成器の開発、および高性能化の研究を目的としている。
本年度はまず、SFQ回路を用いた発振器ベースの物理乱数生成器単体において、乱数生成レート向上のための回路構成の改良及び解析を行った。提案している物理乱数生成器では、回路の発振周期と乱数呼び出しのトリガー入力周期が同期しないことが求められ、トリガー信号が到達するタイミングのジッターを利用することで乱数性が担保される。より高い乱数生成レートを得るための、タイミングジッターの増加を検討し、トリガー入力としてSFQ信号が入力する信号線のジョセフソン伝送線路において、接合に付加するシャント抵抗値(通常、数Ω)を下げることで信号伝搬揺らぎを大きくした遅延線の導入を検討した。さらに、発振器のソースとして用いているオーバーバイアスされたジョセフソン接合に、抵抗 - インダクター(LR)ループを並列に付加して発振周期を不規則にする機構を導入し、発振パルス周期自体にも揺らぎの機構を導入した構成についても解析を行った。これらの２手法の新しい機構により、回路の発振周期とトリガー入力周期間のジッターを増加させた乱数生成器において、現行では6 GHz程度乱数生成レートの乱数生成器が数値解析により確認されている。ただし、乱数生成レート向上に対する回路のパラメータ最適化はまだ検討の余地があり、今後継続して性能向上に対する回路解析を行う予定である。
これらの結果を基に、集積回路上での動作検証を行うためのCADによるレイアウト設計を実施し、産業技術総合研究所のチップファンダリを利用したNb/AlOx/Nb集積回路によるチップ化までを行った。本回路の低温測定は次年度に行う予定としている。
|
| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
研究初年度は、これまでに提案してきた超伝導物理乱数生成器の乱数生成レートを向上させたプロトタイプの乱数生成器において、数値解析・設計・チップ試作・測定を主に行うことを予定としていた。実際の進捗状況としては、回路の解析・設計・試作までを行っており、産業技術総合研究所のチップファンダリを利用したNb/AlOx/Nb集積回路の低温測定を次年度に実施することとしている。
以上のことから、当初予定していたチップ計測までは実施できなかったものの、チップ試作までは実施しており、計画の７０％位まで到達できたものと考えている。ただし、2024年度に同回路の計測を予定することとなったため、若干の遅れと考えており、表記の区分（３）となったものの、計画から大きく外れる状況ではない。
|
| 今後の研究の推進方策 |
次年度は、まず初年度に試作を行ったプロトタイプの乱数生成器の低温測定による動作検証を行う予定である。低温測定では、まず比較的低速(1MHz程度)でのトリガー入力信号による乱数取得を試み、その乱数の評価を行う。その結果を基に、GHzオーダーでの乱数生成による乱数の評価を目指す。入出力回路としてオンチップの高速テスト回路を付加することの検討を行い、回路解析・設計を行う予定とする。また、乱数生成レート向上に対する回路のパラメータ最適化を継続し、性能向上に対する回路解析を行う。
３年度目以降には本乱数生成器のモジュラー化を行い、まずは２つの回路からの乱数生成を合流させ、乱数生成レートを２倍とした回路の構成を行う。これにより20 Gbit/s程度の乱数生成をめざす。さらに４つの乱数生成器のモジュラー化により、最終的には40 Gbit/s程度の乱数生成器の実現を目標とする。
|
