| 研究課題/領域番号 |
23K20927
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| 補助金の研究課題番号 |
21H01303 (2021-2023)
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 基金 (2024)
補助金 (2021-2023) |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分21010:電力工学関連
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| 研究機関 | 筑波大学 |
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研究代表者 |
岩室 憲幸 筑波大学, 数理物質系, 教授 (50581203)
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| 研究分担者 |
原田 信介 国立研究開発法人産業技術総合研究所, エネルギー・環境領域, 副研究センター長 (20392649)
矢野 裕司 筑波大学, 数理物質系, 准教授 (40335485)
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| 研究期間 (年度) |
2021-04-01 – 2025-03-31
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| 研究課題ステータス |
交付 (2024年度)
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| 配分額 *注記 |
16,250千円 (直接経費: 12,500千円、間接経費: 3,750千円)
2024年度: 3,770千円 (直接経費: 2,900千円、間接経費: 870千円)
2023年度: 6,110千円 (直接経費: 4,700千円、間接経費: 1,410千円)
2022年度: 3,900千円 (直接経費: 3,000千円、間接経費: 900千円)
2021年度: 2,470千円 (直接経費: 1,900千円、間接経費: 570千円)
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| キーワード | SiC MOSFET / 高信頼性特性 / 負荷短絡 / 機械応力 / 残留ダメージ / SiC-MOSFET / 負荷短絡試験 / Jd-Vgs特性 / NIT密度 / ゲート底部電界保護層 / SiCMOS結晶面 / ゲートもれ電流 / 負荷短絡破壊 / 電気－熱－応力連成解析 / TCADシミュレーション / アルミ電極と銅電極 / 引っ張り応力、せん断応力 / SiC/SiO2界面 |
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| 研究開始時の研究の概要 |
本研究は、インテリジェント機能（異常検知・保護機能）を有したSiC-MOSFETの長期信頼性実現に関する研究である。SiC-MOSFETが負荷短絡状態になると、半導体材料だけでなく、半導体以外の周辺部に大きなダメージが生じ、それにより長期信頼性の劣化が問題になることを2020年に突き止めた。本研究ではこれをさらに発展させ、SiC-MOSFET素子内の構成部材の違いによる線膨張係数差に起因した機械的応力と、負荷短絡状態で素子に印加される高電圧・大電流といった電気的負荷との相関性を、詳細なTCADシミュレーション技術と素子評価を通して解析する。そして高信頼性実現のための設計指針を明らかにする。
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| 研究実績の概要 |
負荷短絡ストレスがSiC-MOSFETの電気特性に与える影響をゲート構造の異なるSiC-MOSFETを実測し、かつTCADシミュレーションを用いて詳細に解析した。今年度は特にゲート電極底部の電界緩和p層の有無が特性変動に与える影響について解析をした。
まず、負荷短絡ストレス後にId-Vgs特性変動を通常のプレーナ型素子とトレンチ型素子で評価した結果、プレーナ型素子は正方向に、トレンチ型素子は負方向にそれぞれ変動したことを確認した。
考察：プレーナ型素子は電子を、またトレンチ型素子は正孔を捕獲するNIT密度が多いという先行研究の結果から説明できる。プレーナ型素子の場合、ゲートに正バイアスを印加した際にチャネル部に形成された電子が酸化膜中のNITに捕獲され、これが正方向の特性変動を引き起こした。一方トレンチ型素子の場合、シミュレーションよりゲート酸化膜底部 n-層/SiO2界面に正孔の層ができていることが新たに判明し、この正孔がNITに捕獲されたことで、逆に負方向に変動したと考えられる。
一方ゲート電極底部にp層を設けたトレンチ型素子で同様の実験を行った結果 、Jd-Vgs特性の変動は正方向、負方向とも見られなかった。これは、上記p層がゲート酸化膜底部への電界集中が緩和されるように設計されているため、通常のトレンチ型素子とは異なり酸化膜底部に正孔の層は形成されないためであると考えられる。これによりチャネル領域で電子がほぼ捕獲されず、かつ酸化膜底部で正孔の捕獲も起こらないため、Jd-Vgs特性は変動しなかったと考えられる。
以上より、負荷短絡ストレスに対してはゲート保護構造を有するトレンチ型素子が優れた安定性を有していることがわかった。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
SiC-MOSFETのゲート構造の違いと特性変動の関係性、ならびにトレンチ型素子の電界緩和層の特性変動への効果についても理解することができた。また、研究計画に概ね沿ったスケジュールで進行している。昨年度明確にしたゲート構造とSiC結晶面の違い、さらにはNIT欠陥密度の違いに加え、高電圧印加時のトレンチゲート電極底部の正孔発生の有無がもたらすId-Vgs特性変動発生のメカニズムをある程度明確にすることができた。
そして今年度取得した評価・解析結果を研究代表者、研究協力者、ならびに担当している筑波大学大学院生間で共有・議論し、そのメカニズムを整理した。その内容の一部はパワー半導体デバイス分野で権威ある国際学会ISPSD2023にて「Oral」にて論文発表することができ、大きな反響を得ることはできた。
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| 今後の研究の推進方策 |
負荷短絡時の高ドレイン電圧印加条件下にて発生するゲート電極底部の正孔が、Jd-Vgs特性変動に影響を及ぼす可能性があることを今年度見出した。SiC トレンチMOSFETはそのゲート酸化膜保護のため、ゲート電極近傍にp+層を設ける設計をしなくてはならない。このゲート酸化膜保護用p+層により、前述の正孔発生が抑制されると考えられるため、今年度はこのp+層のJd-Vgs特性変動の効果を明らかにしたい。もしこのことが明らかになれば、負荷短絡後の特性変動に対して、プレーナゲートよりもトレンチゲートの方が有利であると結論付けることが可能になるかもしれず、SiC MOSFET設計指針の明確化につながると思われる。
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