| 研究課題/領域番号 |
23K22764
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| 補助金の研究課題番号 |
22H01494 (2022-2023)
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 基金 (2024)
補助金 (2022-2023) |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分21020:通信工学関連
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| 研究機関 | 立命館大学 |
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研究代表者 |
野坂 秀之 立命館大学, 理工学部, 教授 (60524121)
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| 研究期間 (年度) |
2022-04-01 – 2026-03-31
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| 研究課題ステータス |
交付 (2024年度)
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| 配分額 *注記 |
12,220千円 (直接経費: 9,400千円、間接経費: 2,820千円)
2025年度: 2,470千円 (直接経費: 1,900千円、間接経費: 570千円)
2024年度: 4,550千円 (直接経費: 3,500千円、間接経費: 1,050千円)
2023年度: 3,120千円 (直接経費: 2,400千円、間接経費: 720千円)
2022年度: 2,080千円 (直接経費: 1,600千円、間接経費: 480千円)
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| キーワード | 位相シフタ / 周波数シンセサイザ / アナログ / 移相器 / 6G / アレイアンテナ / ビームフォーミング / ハンドオーバー / フェーズドアレイアンテナ |
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| 研究開始時の研究の概要 |
6Gでは大容量伝送を実現するためミリ波からテラヘルツ波までの高い周波数帯の利用が検討されている。しかし、周波数が高くなると無線リンクが途切れやすくなる課題がある。この課題を解くために、本研究では高線形の位相制御が可能な位相シフタと、高速にチャネル切換可能な周波数シンセサイザを実現する。過度なデジタル志向からアナログへの回帰により、携帯端末に搭載可能な低消費電力の局部発振器技術の確立を目指す。アレイアンテナの指向性向上と伝搬環境の良好なチャネルの適応的選択を可能とすることにより、高い周波数帯においても無線リンク維持が可能となり、途切れずに会話や動画を楽しめる快適で豊かな生活を実現できる。
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| 研究実績の概要 |
位相シフタについて、前年度に提案・実証した位相シフタ回路について、CMOS集積化設計を行った。具体的には、バーニアラダーネットワーク（VLN）回路と６つの差動増幅器を含む位相シフタ回路について、CMOSトランジスタモデルを用いて回路設計を行った。高い位相制御精度で移相量450°が得られることを確認した。位相シフタは、制御回路部とベクトル変調器部に分かれており、制御回路部については、目論見通りの機能を集積回路で実現できることを明らかにした。一方、ベクトル変調器部については、移動通信システムへの適用のためにGHzを超える信号を通過させる必要があり、高周波数帯での利得の確保が必要となる。このために、出力ドライバ部分の負荷抵抗に直列にインダクタを挿入するピーキング手法を回路設計に適用した。さらに、設計した回路をCMOSにて集積化した。当初計画の通り、次年度に詳細評価を予定している。
また、周波数シンセサイザについて、前年度に提案・実証した二段階の積分をベースとした高精度なタイミングパルスを発生できる位相補間回路をさらに発展させ、高速アナログスイッチの採用によりデジタル・アナログ変換回路（DAC）への要求条件を緩和し低消費電力化を図る新回路構成を提案した。具体的には、二段階積分の１段目と２段目を異なるDACで発生させることとし、これらを高速アナログスイッチで切り換える構成である。個別部品の組み合わせにより周波数シンセサイザの実証ボードを実現し、位相補間回路によりアキュムレータ出力の周期的なジッタを著しく抑圧できることを確認した。スプリアスレベルは、アキュムレータ出力の-2.2dBに対して、-53.7dBまで大幅に抑圧できた。二段階積分の採用により、PVT変動を低く抑えることができる回路アーキテクチャとなっている。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
2: おおむね順調に進展している
理由
位相シフタについては、昨年度提案した「バーニアラダーネットワーク（VLN）」回路の集積化設計を行い、計画通りIC試作まで進めることができた。
また、周波数シンセサイザについては、昨年度提案・実証した新回路をさらに発展させて、さらなる低消費電力化が可能な回路を提案し試作ボードで動作を実証することができた。
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| 今後の研究の推進方策 |
位相シフタについては、１次回路試作ICの詳細評価を進めるとともに、２次回路試作に向けた修正設計を進める。具体的には、試作ICの位相制御の線形性等について詳細評価を行い課題を明確化するとともに、これを踏まえた２次回路試作を行う。位相制御精度は誤差5%を目標とする。
周波数シンセサイザについては、当初計画に従って、１次回路試作を進める。具体的には、2023年度に提案した新しい二段階積分のDDSをベースに、高精度かつ低消費電力な回路構成を検討し集積化設計を行う。低消費電力（20mW以下）を設計目標とする。
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