| 研究課題/領域番号 |
23K28052
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| 補助金の研究課題番号 |
23H03362 (2023)
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 基金 (2024)
補助金 (2023) |
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| 応募区分 | 一般 |
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| 審査区分 |
小区分60040:計算機システム関連
小区分60090:高性能計算関連
合同審査対象区分:小区分60040:計算機システム関連、小区分60090:高性能計算関連
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| 研究機関 | 京都大学 |
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研究代表者 |
佐藤 高史 京都大学, 情報学研究科, 教授 (20431992)
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| 研究期間 (年度) |
2023-04-01 – 2026-03-31
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| 研究課題ステータス |
交付 (2024年度)
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| 配分額 *注記 |
18,720千円 (直接経費: 14,400千円、間接経費: 4,320千円)
2025年度: 5,980千円 (直接経費: 4,600千円、間接経費: 1,380千円)
2024年度: 5,980千円 (直接経費: 4,600千円、間接経費: 1,380千円)
2023年度: 6,760千円 (直接経費: 5,200千円、間接経費: 1,560千円)
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| キーワード | シリコンリザバー / クロスバアレイ / リザバー表現 / エコーステートネットワーク / 遅延フィードバック型リザバー |
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| 研究開始時の研究の概要 |
本研究は、リザバーコンピューティングと呼ばれる軽量な機械学習アルゴリズムのハードウェア実装に関する。特に、シリコントランジスタを用いて集積回路として実装する「シリコンリザバーコンピューティング回路」について、高い推論精度と低い消費電力の両立を可能とするスケーラブルな回路構成の方法論を構築する。これによりエッジ、すなわちデータを取得するセンサ近傍での高度な時系列処理を可能とし、モノのインターネット等の高度化と省エネルギー化に資する。
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| 研究実績の概要 |
本研究は、リザバーコンピューティングと呼ばれる軽量な機械学習アルゴリズムのハードウェア実装に関する。特に、電界効果トランジスタ（MOSFET）を用いて集積回路として実現する「シリコンリザバーコンピューティング回路」について、高い推論精度と低い消費電力を両立させるスケーラブルな回路を構成するための設計方法論を構築する。
これまでに様々なリザバーが提案されているが、本研究では回路実現に適すると考えられる２つのリザバー構造である、MOSFETを２次元クロスバアレイ状に構成するMOSESN、および非線形回路と遅延回路を用いて構成する遅延フィードバック型リザバー、に特に着目して、リザバー内部状態の時間発展を簡潔かつ効果的な特徴量として表わすリザバー表現について検討を行う。また、現実のシリコンデバイスを用いてハードウェア回路としてリザバーを実装することを前提に、所望の精度やスループットをスケーラブルに実現する回路方式を検討する。あわせて、広くトレード・オフの関係にある推論精度と電力の最適化を実現する。
従来よりリザバーコンピューティングが適するとされている時系列データの回帰問題に加え、既存のリザバー構成では充分な精度が得られないとされていた時系列データの分類問題についても適用範囲を広げ、所与の電力制約下において、最善の推論精度を達成するリザバー構造とリザバー表現について検討した。また、そのハードウェアによる実現に向けて、評価を開始した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
1: 当初の計画以上に進展している
理由
今年度は、2次元クロスバーアレイ状にトランジスタを接続するリザバーについて、既に作成済みのチップを用いた評価実験を行い、各トランジスタの電流ばらつきやしきい値ばらつきのデータを取得した。これは当初の計画通りである。
また、より簡易な回路構成により設計ができる遅延フィードバック型リザバー回路について、従来はアナログ回路として実現されていた非線形回路ブロックをディジタル回路のみを用いて構成する方式について検討を行った。その結果、ディジタル回路のみを用いた実装が可能であり、既存の遅延フィードバック型リザバー回路と同等またはそれ以上の精度が実現できる見込みを示すことができた。さらに、遅延リザバーの内部状態を、入力されるデータの時系列長によらない一定サイズの特徴量として表す方法について検討を進め、遅延位置が異なるリザバー状態の畳み込みが特徴量として適すること、またこれにより推論の高精度化が可能であることを示すことができた。これらの結果については、当初の計画以上に進展していると自己評価できる。
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| 今後の研究の推進方策 |
本研究では、スケーリング性に優れるトランジスタを用いて大規模なリザバー計算を集積回路上で実現する。リザバーの能力はリザバーに含まれるノード数（リザバーのサイズ）や記憶容量に依存するが、MOSFETをクロスバアレイ状に配置・構成することで、または単一の非線形回路と遅延回路からなるより簡素な構造をリザバーとして活用することで様々にスケーリングができる。加えて、トランジスタを製造する際に自然に生じるばらつきをそのままリザバーの重みとして活用できるなど、多くの利点がある。
今後は、これまでに実施した検討に引き続いて、MOSESNのスケーラビリティ向上を主に目指す。MOSESNの電力は他の物理現象を利用するリザバーと比較すれば既に大幅に小さい。しかし、今後、推論の精度をさらに高めるためにクロスバアレイのサイズを大きくしていくとトランジスタ数が増加し、これに伴って消費電力も増大する課題がある。推論精度を維持しながら消費電力を低減する構成として基礎的な検討を行って来ている電荷ベースのリザバー構成について、ネットワーク構成と回路構成を具体化する。リザバー回路については、シミュレーションによる動作検証とともに、ファウンドリサービスを用いた試作を前提として、シミュレーションと設計をすすめる。
また、リザバー構造の簡易化と設計の一層の容易化に向けて、遅延フィードバック型のリザバーの回路構成を検討する。昨年度の検討により、遅延フィードバック型のリザバーについては、1) リザバー状態と呼ばれるより良い特徴量の定義、2) フルディジタル設計の実現、3) 学習のさらなる効率化、が代表的な課題であることを明らかとし、新たなリザバー状態とディジタル設計を可能とするリザバー構成を提案した。これらをより詳細に評価し、リザバーの振る舞いを明らかとすることで、学習の効率化につなげる予定としている。
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