| 研究課題/領域番号 |
24360129
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 一部基金 |
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| 応募区分 | 一般 |
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| 研究分野 |
電子デバイス・電子機器
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| 研究機関 | 東北大学 |
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研究代表者 |
須川 成利 東北大学, 工学(系)研究科(研究院), 教授 (70321974)
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| 連携研究者 |
黒田 理人 東北大学, 大学院工学研究科, 准教授 (40581294)
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| 研究期間 (年度) |
2012-04-01 – 2015-03-31
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| 研究課題ステータス |
完了 (2014年度)
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| 配分額 *注記 |
18,980千円 (直接経費: 14,600千円、間接経費: 4,380千円)
2014年度: 3,380千円 (直接経費: 2,600千円、間接経費: 780千円)
2013年度: 3,510千円 (直接経費: 2,700千円、間接経費: 810千円)
2012年度: 12,090千円 (直接経費: 9,300千円、間接経費: 2,790千円)
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| キーワード | 電子デバイス・機器 / 電子デバイス・集積回路 / MOSFET / シリコン / リーク電流 / ストレス誘起電流 / 平坦化 |
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| 研究成果の概要 |
ゲート絶縁膜/Si界面の原子レベル平坦化技術を最小加工寸法0.22μmのCMOS集積回路製造工程に導入し、ゲート絶縁膜形成直前に温度850℃以下で原子レベル平坦化処理を行うことで、微細MOSFETの界面を原子レベル平坦化できることを見出した。導入技術を用いて大規模アレイテスト回路を試作し、確立した高精度・統計的計測技術を用いて膜厚7.7nmのゲート絶縁膜を有する8万個を超えるMOSFETのゲート電流を約80秒以内に10aAオーダーの精度で計測し、界面に約1nmのラフネスが存在する従来のMOSFETと比べて、ゲート電流が大きい素子の発生割合が一桁以上低減できたことを明らかにした。
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