遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価

• 研究課題/領域番号: 24500067
• 研究種目: 基盤研究(C)
• 配分区分: 基金
• 応募区分: 一般
• 研究分野: 計算機システム・ネットワーク
• 研究機関: 徳島大学
• 研究代表者: 四柳 浩之 徳島大学, ソシオテクノサイエンス研究部, 准教授 (90304550)
• 研究期間 (年度): 2012-04-01 – 2015-03-31
• 研究課題ステータス: 完了 (2014年度)
• 配分額: 4,940千円 (直接経費: 3,800千円、間接経費: 1,140千円); 2014年度: 1,560千円 (直接経費: 1,200千円、間接経費: 360千円); 2013年度: 1,300千円 (直接経費: 1,000千円、間接経費: 300千円); 2012年度: 2,080千円 (直接経費: 1,600千円、間接経費: 480千円)
• キーワード: VLSIの検査技術 / 検査容易化設計 / 遅延故障 / テスト生成 / VLSI / ディペンダブル・コンピューティング / LSIテスト / ＶＬＳＩの検査技術

研究成果の概要

LSIの高集積化にともない，信号線のショートやオープンの欠陥による遅延故障を検査することが高品質な検査を行うために重要となっている。本研究では，LSIチップ内部およびLSIチップ間接続で発生する遅延故障を検出するための検査容易化回路として，遷移信号の遅延時間を観測可能な遅延付加・検出回路をチップ内部に組み込む手法を提案し，シミュレーションおよびIC試作による故障検出能力評価を行った。開発した検査容易化設計手法による複数経路の同時検査可能性や，試作ICにおける故障判定可能な遅延欠陥サイズの推定を行い，微小遅延故障の検査が可能であることを明らかにした。

研究成果

• [雑誌論文] On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan (2013)
  • 著者名/発表者名: Hiroyuki Yotsuyanagi, Hiroyuki Makimoto, Takanobu Nimiya, Masaki Hashizume
  • 雑誌名: IEICE Transactions on Information and Systems 巻: E96.D 号: 9 ページ: 1986-1993
  • DOI: 10.1587/transinf.E96.D.1986
  • NAID: 130003370987
  • ISSN: 0916-8532, 1745-1361
  • 査読あり
• [学会発表] Design-for-testability circuit for delay faults in sequential circuits (2015)
  • 著者名/発表者名: Hiroyuki Yotsuyanagi
  • 学会等名: 2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
  • 発表場所: 台湾科技大学（台北，台湾）
  • 年月日: 2015-03-05
  • 招待講演
• [学会発表] On Multiple Path Testability of Delay Fault Design-for-testability Circuit (2015)
  • 著者名/発表者名: Ryosuke Mori, Hiroyuki Yotsuyanagi, Masaki Hashizume
  • 学会等名: 2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
  • 発表場所: 台湾科技大学（台北，台湾）
  • 年月日: 2015-03-05
• [学会発表] On Generating Test Patterns for Time-to-digital Converter Embedded in Boundary-scan (2015)
  • 著者名/発表者名: Keigo Hamada, Hiroyuki Yotsuyanagi, Masaki Hashizume
  • 学会等名: 2015 Kyutech, UT, and Taiwan Tech Joint Workshop on Advanced VLSI Design Technologies
  • 発表場所: 台湾科技大学（台北，台湾）
  • 年月日: 2015-03-05
• [学会発表] Delay Line Embedded in Boundary Scan for Testing TSVs (2014)
  • 著者名/発表者名: Hiroyuki Yotsuyanagi, Hiroki Sakurai, Masaki Hashizume
  • 学会等名: Fifth IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits
  • 発表場所: Washington State Convention Center （シアトル，アメリカ合衆国）
  • 年月日: 2014-10-24
• [学会発表] TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証 (2014)
  • 著者名/発表者名: 櫻井 浩希, 四柳 浩之, 橋爪 正樹
  • 学会等名: 電子情報通信学会ソサイエティ大会
  • 発表場所: 徳島大学（徳島県徳島市）
  • 年月日: 2014-09-23
• [学会発表] 順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計 (2014)
  • 著者名/発表者名: 石場 隆之, 四柳 浩之, 橋爪 正樹
  • 学会等名: 電気関係学会四国支部連合大会
  • 発表場所: 徳島大学（徳島県徳島市）
  • 年月日: 2014-09-13
• [学会発表] 遅延故障検査容易化設計用タイミング余裕計測回路の提案 (2014)
  • 著者名/発表者名: 濱田 圭吾, 四柳 浩之, 橋爪 正樹
  • 学会等名: 電気関係学会四国支部連合大会
  • 発表場所: 徳島大学（徳島県徳島市）
  • 年月日: 2014-09-13
• [学会発表] Time-to-Digital Converter Embedded in Boundary-Scan Circuit and Its Application to 3D IC Testing (2013)
  • 著者名/発表者名: Hiroki Sakurai, Hiroyuki Yotsuyanagi, Masanori Nakamura, Masaki Hashizume
  • 学会等名: International Test Conference
  • 発表場所: Disneyland Hotel (Anaheim, U.S.A.)
• [学会発表] 隣接TSVを考慮したTSV遅延故障検出法について (2013)
  • 著者名/発表者名: 四柳 浩之
  • 学会等名: 電子情報通信学会ディペンダブルコンピューティング研究会
  • 発表場所: 機械振興会館（東京都）
• [学会発表] TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について (2012)
  • 著者名/発表者名: 四柳浩之
  • 学会等名: 第67回FTC研究会
  • 発表場所: KKRホテルびわこ（滋賀県）
• [学会発表] 遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出 (2012)
  • 著者名/発表者名: 四柳 浩之
  • 学会等名: 電気関係学会四国支部連合大会
  • 発表場所: 四国電力株式会社 総合研修所（香川県）
• [学会発表] 遅延故障検査容易化回路を用いた複数経路の同時検査可能性調査
  • 著者名/発表者名: 池地 大輔, 四柳 浩之, 橋爪 正樹
  • 学会等名: 電気関係学会四国支部連合大会
  • 発表場所: 徳島大学（徳島県徳島市）
• [学会発表] TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した遅延故障検査法
  • 著者名/発表者名: 二宮 孝暢, 四柳 浩之, 橋爪 正樹
  • 学会等名: 電気関係学会四国支部連合大会
  • 発表場所: 徳島大学（徳島県徳島市）
• [学会発表] TDC組込み型バウンダリスキャン回路による実測実験評価
  • 著者名/発表者名: 櫻井 浩希, 四柳 浩之, 橋爪 正樹
  • 学会等名: 第70回FTC研究会
  • 発表場所: 宝荘ホテル（愛媛県松山市）
• [学会発表] TDC組込み型バウンダリスキャン回路による遅延検出能力評価
  • 著者名/発表者名: 櫻井 浩希, 四柳 浩之, 橋爪 正樹
  • 学会等名: 電子情報通信学会ディペンダブルコンピューティング研究会
  • 発表場所: 機械振興会館（東京都港区）