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スケーラブルかつセキュアな組込みハードウェア設計技術の基盤構築

研究課題

研究課題/領域番号 25K03091
研究種目

基盤研究(B)

配分区分基金
応募区分一般
審査区分 小区分60040:計算機システム関連
小区分60090:高性能計算関連
合同審査対象区分:小区分60040:計算機システム関連、小区分60090:高性能計算関連
研究機関東京科学大学

研究代表者

原 祐子  東京科学大学, 工学院, 准教授 (20640999)

研究期間 (年度) 2025-04-01 – 2029-03-31
研究課題ステータス 交付 (2025年度)
配分額 *注記
15,470千円 (直接経費: 11,900千円、間接経費: 3,570千円)
2028年度: 3,900千円 (直接経費: 3,000千円、間接経費: 900千円)
2027年度: 3,900千円 (直接経費: 3,000千円、間接経費: 900千円)
2026年度: 4,290千円 (直接経費: 3,300千円、間接経費: 990千円)
2025年度: 3,380千円 (直接経費: 2,600千円、間接経費: 780千円)
キーワードハードウェアセキュリティ
研究開始時の研究の概要

近年、組込みハードウェアの消費電力等のサイドチャネル情報を解析し、秘密情報を得ようとするサイドチャネル攻撃の脅威が深刻化している。このような攻撃への対策であるマスキングには安全性保証のための複雑な設計制約がある。そのため、高抽象度設計の最適化技術を用いずに低抽象度)での回路設計することを余儀なくされており、設計効率が非常に悪いと言う問題を抱えていた。本研究はこの成果を基に、既存の高位合成・論理合成の最適化技術がサイドチャネル漏洩に与える影響を解析した上で、漏洩を抑えつつ既存の最適化技術を流用可能な設計基盤を構築することで従来手法の問題解決を目指す。

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公開日: 2025-04-17   更新日: 2025-06-20  

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