FPGAネイティブ時空間圧縮DNNアクセラレータの統合構成論

• 研究課題/領域番号: 26K02884
• 研究種目: 基盤研究(B)
• 配分区分: 基金
• 応募区分: 一般
• 審査区分: 小区分60040:計算機システム関連; 小区分60090:高性能計算関連; 合同審査対象区分:小区分60040:計算機システム関連、小区分60090:高性能計算関連
• 研究機関: 慶應義塾大学
• 研究代表者: 西 宏章 慶應義塾大学, 理工学部(矢上), 教授 (00365470)
• 研究期間 (年度): 2026-04-01 – 2030-03-31
• 研究課題ステータス: 交付 (2026年度)
• 配分額: 18,460千円 (直接経費: 14,200千円、間接経費: 4,260千円); 2029年度: 3,640千円 (直接経費: 2,800千円、間接経費: 840千円); 2028年度: 5,850千円 (直接経費: 4,500千円、間接経費: 1,350千円); 2027年度: 5,330千円 (直接経費: 4,100千円、間接経費: 1,230千円); 2026年度: 3,640千円 (直接経費: 2,800千円、間接経費: 840千円)
• キーワード: 深層学習 / FPGA / 時空間パラメタ圧縮 / DNNアクセラレータ / EDA

研究開始時の研究の概要

DNNのパラメータを時空間的に圧縮しつつ、FPGA固有資源を最大限に活用するFPGAネイティブDNNアクセラレータの統合構成論を確立する。従来のFPGA向けDNN実装は、GPU向けに最適化されたモデルやGEMM中心の計算構造を前提とするものが多く、LUT、FF、SRL、MUXF、BRAM/URAM、CFGLUT5、LUTRAM、部分再構成といったFPGA特有の演算・記憶・制御資源を十分に活用できていない。これらの資源をパラメータ圧縮、演算器構成、メモリ階層、動的再構成、学習時制約を一体として共設計することで、FPGA物理構造に適したDNNモデルと回路構成の設計原理を明らかにする。