| 研究概要 |
1.並列処理用FORTRANコンパイラの研究 (a)DO文の処理:従来からのDO文並列処理アルゴリズムを拡張し, 一部についてもベクトル化可能であればこれを検出可能とした. (b)IF文の処理:従来はDO文中のIF文は逐次処理されていた. これに対して, IF文の条件部の真偽の可能な組合せを想定して先行処理することによって, 並列実行を可能とした. (c)マクロブロックの処理:従来はDO文等のような繰り返し文の並列処理が中心であった. これに対して, プログラムを数文から成るマクロブロックに分割して, これらのマクロブロックを並列処理する手法を開発した.
2.並列度解析ルーツの開発 上記の各アルゴリズムの有効性を評価するための解析ルーツを開発して, 各種のサンプルプログラムに適用してデータを得た. その結果, 有効性が明らかにできた.
3.並列処理アーキテクチャの設計 複数のプロセッサから成るアレイコンピュータで, かつ各々のプロセッサはデータフロー制御方式を採り, プロセッサ間の実行順序・同期制御をハードウェア化したアーキテクチャを提案した. 本アーキテクチャの評価のためのシミュレータを開発した. この結果, 従来のデータフロー方式等に比べた性能向上度を明らかにした. あわせて, 各部の仕様等についても評価を行ない, 方式構成の決定を完了させた.
4.今後の計画 上記の方式設計をもとにハードウェアの詳細設計に進むとともに, コンパイラの開発を行なう.
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