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本年度は高時間分解能時間測定装置の重要要素であるTDCの開発を行った。開発したTDCの仕様としては時間分解能30psec未満、記録時間10μsecである。このTDCでは発振周波数の異なる2つのPLLを用いてその差分記録回路を使用し、1つのPLLを使用した時より時間分解能を1桁上げることを目指している。このTDCの回路設計を行い、またデジタル回路として12bitカウンタやFIFOなどが必要であるが、これらをハードウェア記述言語で自動生成するためのデジタルライブラリも必要とされることからこのライブラリの作成も行った。その回路をSOI 0.20μmプロセスを使用したASICに実装し製作を行った。
製作したTDCの回路要素として1.Voltage Controlled Oscillater 2.位相差検出回路 3.それらの結合されたPhase Locked Loop回路 4.差分記録回路 5.デジタル回路があるので出来上がったチップについて各要素について測定し評価を行った。1.VCOの動作周波数については162MHzから412MHzの範囲で動作しており設計通りの性能がでているが、クロックジッタが大きく安定していないので 2.位相差検出回路 3.Phase Locked Loop回路が共に動作不良となっている。それゆえ 4.差分記録回路 5.デジタル回路の評価もできなくなっている。
この結果を踏まえてクロックジッタの軽減・安定化、そして寄生容量の軽減のための回路変更を行い新しいTDCチップ製作を行った。現在このTDCチップが出来上がってきたので、この動作チェック・評価を行っているところである。
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