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積和演算を高速に実行するVLSIチップ開発は、画像処理やディジタル制御の高性能化の要求に伴って、益々重要となっている。剰余数系は、加算・乗算が各モジュラスごとに独立に行えるという特長を有し、この利点を最大限発揮したVLSI向き演算回路の構成が実用化の最大の鍵とされている。本研究では、剰余数系の各桁が多値符号に直接対応していることに着目し、モジュロ演算のための高並列ハ-ドウェアアルゴリズムを考案することにより、剰余数系の並列性を徹底的に活かした演算回路を極めてコンパクトに構成できることを、CADによるレイアウトおよび電子回路解析プログラムを用いたシミュレ-ションにより明らかにすることができた。すなわち、本多値剰余数演算回路は、本研究者の提案による双方向電流モ-ドCMOSを用いて、線形加算が単なる結線により実現できるので、2値素子による構成と比較してはるかに高性能化が達成できる。3入力積和演算(ax+by+cz)が語長に無関係にわずか1段の全加算器とデコ-ダを通して実行され、2μCMOSデザインル-ルにおける性能は10nsec程度の演算時間となる。また、このときのチップサイズは通常の2進数演算方式によるものと比較して約1/10となることが明らかとなった。今後は、実際のチップ試作による性能の実証と、ロボット制御用プロセッサなどへの応用を推進していき、実用化上の利点を総合的に評価していく予定である。
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