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積和演算や行列演算などの算術演算を高速に実行するVLSIチップ開発は、画像処理やディジタル制御の高性能化の要求に伴って、益々重要となっている。剰余数系は、加算・乗算などの整数演算が互いに素なモジュラスで定義される剰余桁ごとに独立に行えるという並列性を有し、この利点を活かした特長あるVLSI向きの演算回路構成が望まれていた。本研究では、剰余桁が多値符号に直接対応していることに着目し、モジュロ演算のための高並列ハ-ドウェアアルゴリズムを考案することにより極限的並列性を追求した高性能演算回路をきわめて少ないチップ占有面積で実現できることを、レイアウトおよびシミュレ-ションにより明らかにすることができた。すなわち、この多値剰余数演算回路は、本研究者の考案による双方向電流モ-ドCMOSを用いて、線形加算が単なる結線により実現できるため、2値素子による構成と比較してはるかに高性能化が達成できる。3入力積和演算(ax+by+cz)結果が語長に無関係にわずか1段の全加算器とデコ-ダを通して出力され、2μCMOSデザインル-ルにおける演算時間は10nsec程度と、高速2進演算方式と比較して5倍以上の高速化が達成される。また、このときのチップサイズは約1/10となる。さらに、この積和演算回路の原理的動作と性能を確認するため、10μCMOSデザインル-ルによる集積回路の試作を行った。この結果、ほぼ設計どおりの直流特性と3入力積和演算が約270nsecの応答時間で動作することが確認できた。これは、電源電圧一定のときのスケ-リング則に従えば2μデザインル-ルのときの速度は約10nsecと25倍速くなることを示している。以上により、提案した剰余数多値演算回路はVLSIチップ内の大規模演算回路としてロボット実時間制御などへ有用となることを明らかにすることができた。
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