| 研究課題/領域番号 |
02452160
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| 研究機関 | 京都大学 |
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研究代表者 |
田丸 啓吉 京都大学, 工学部, 教授 (10127102)
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| 研究分担者 |
上坂 達生 熊本電波工業高等専門学校, 情報工学科, 教授 (30213333)
小野寺 秀俊 京都大学, 工学部, 助教授 (80160927)
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| キーワード | 超並列計算ア-キテクチャ / 機能メモリ / 連想メモリ / 集積回路 / 超並列アルゴリズム / FMPP / CAM / 並列計算機 |
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| 研究概要 |
本研究では、集積回路化に適した回路構造であるメモリ回路を基本とする並列計算機ア-キテクチャと、その上での並列アルゴリズムの構成法を確立することを目指している。本年度は、昨年度に引続き、機能メモリを一種の並列計算機構と見なした機能メモリ型並列プロセサア-キテクチャ(FMPP:Functional Memory type Parallel Processors)の構成法について、ア-キテクチャから回路構造まで幅広いスペクトルで検討した。また、FMPP上での超並列アルゴリズムの設計手法を検討すると共に、既存の連想メモリを利用して小規模FMPPシステムを試作し、アルゴリズムの評価を行なった。具体的には、
1.並列計算機構を持つ機能メモリ回路について検討を進め、昨年度提案したビット並列ブロック並列方式を採るFMPPの回路構造を明らかにした。本FMPPの性能を予測したところ、例えば荷物が20個のナップサック問題では、遂次型計算機に比べて10万倍程度も高速であることが明らかになった。
2.FMPP上の超並列アルゴリズムについて検討した。特に本年度は、LSIデザインル-ルチェック処理への応用を考えて、多数の線分の交点計算を並列に行なう手法を開発した。既存の連想メモリを用いたFEPPのハ-ドウェアシミュレ-タを用いて開発手法の評価を行なったところ、線分が1000本の問題に対して、逐次型計算機に比べて50倍から140倍の速度で交点計算が出来ることが明らかになった。
3.既存の連想メモリを用い、128プロセサのFMPPシステムを試作した。本システムでは、レジスタ群を介してホストプロセサとのデ-タの授受が可能となっている。将来的には、ホストプロセサの主記憶の一部としてFMPPを組み込むことを検討している。本システムを用いて、並列加算と文字列検索処理を実際に行ない、デ-タ数によらず一定時間で処理が出来ることを確かめた。
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