| 研究概要 |
本研究では,ゲート長10nmスケールの超低消費電力MOSトランジスタを実現するために,ナノスケールMOSFETの正確な短チャネル効果の解析的モデリングを行っている.短チャネル効果の度合いを表す特性長に注目し,各種MOSFET構造について特性長を解析的に求め,各デバイスの短チャネル効果に対する耐性と短チャネル効果を抑制するための指針について検討している.今年度は,バルクMOSFET,完全空乏型SOI MOSFET,およびダブルゲートMOSFETの特性長を解析的に求めるとともに,これらの結果を四角形のチャネル断面をもつFinFETおよび三角形の断面をもつ三角形細線MOSFETに拡張した.また,FinFETおよび三角形細線MOSFETでは,従来の二次元デバイスシミュレーションを適用できないため,これらのデバイス構造の三次元デバイスシミュレーションを行い,しきい値電圧およびサブスレッショルド係数のゲート長依存性を求めることにより各デバイスの短チャネル効果についても併せて検討した.その結果,作製が極めて難しいダブルゲートMOSFET構造を用いなくても,FinFETあるいは三角形細線MOSFETにすることで,短チャネル効果が大幅に抑制されダブルゲートMOSFETと同様の短チャネル効果耐性が得られることが明らかとなった.一方,短チャネル効果だけではなく,各種デバイスが有する基板バイアス効果の大きさも低消費電力化および特性ばらつき抑制に極めて重要であり,基板バイアス係数の大きさの解析も進めている.
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