ポストバイナリULSIシステムに関する研究

1993 年度 研究成果報告書概要

• 研究課題/領域番号: 04044024
• 研究種目: 国際学術研究
• 配分区分: 補助金
• 応募区分: 共同研究
• 研究機関: 東北大学
• 研究代表者: 亀山 充隆 東北大学, 大学院・情報科学研究科, 教授 (70124568)
• 研究分担者: SILIO Charle メリーランド大学, 電気工学科, 助教授 ; BUTLER Jon T Naval Postgraduate School, 教授 ; SMITH Kennet トロント大学, 計算機学科, 教授 ; 笹尾 勤 九州工業大学, 情報工学部, 教授 (20112013) ; 羽生 貴弘 東北大学大学院, 情報科学研究科, 助教授 (40192702) ; 樋口 龍雄 東北大学大学院, 情報科学研究科, 教授 (20005317) ; SILIO Carles B. Maryland University, Department of Electrical Engineering
• 研究期間 (年度): 1992 – 1993
• キーワード: 知能集積システム / 高並列多値演算回路 / 線形ディジタルシステム / 超微細集積回路 / 微小クリティカルパス遅延 / 微小配線遅延 / デバイスモデルベーストエレクトロニクス / 多値集積デバイス

研究概要

1兆トランジスタ/チップの時代に向け、極限集積超並列・超高速プロセッサ応用の目指す1つの重要な方向として、コンピュータワールドのみにとどまらず、信号の流れが実世界と融合した知能集積システムへの応用すなわちロボットシステム、計測制御システム、情報通信システムなどのための高度知能システムの実用化が今後ますます重要になることは明らかである。このような応用では、知能処理アルゴリズムの開発はもとより、センサフィードバックなど実世界との密接な情報のやりとりが必須であるため、入力から出力応答までの演算遅れ時間をできるだけ小さくすることが重要となる。このような演算遅れ時間の小さい知能集積システム用プロセッサにおいては、高並列化を種々のレベルで徹底的に活用すると共に、隣接モジュール間のみの通信(ローカル通信)によるパイプライン並列処理アーキテクチャのみではなく、空間的並列構造とともに大局的通信(グローバル通信)が必須となる。
ところで、集積回路技術は極限微細化に向けて進展しているが、能動素子自体のスイッチング時間遅れよりも、内部配線の複雑さに起因する性能劣化が避けられない状況になりつつある。特に、上述のようなグローバル通信を伴う超並列アーキテクチャにおいて、セル、基本ブロックやモジュール間通信のための配線が激増し、配線容量・抵抗の増大及び配線遅延が次世代知能集積システム用スーパーチップの本質的重要課題となっている。以上のような観点から、本研究では国際ワークショップ開催や国際研究討論により、次世代集積システムとしての多値情報処理の利点を総合的に討論し、デバイス・回路レベル、演算アルゴリズムレベル、システム・応用レベルの各階層での研究成果を得ることができた。
デバイス・回路レベルでは、集積回路の微細化に伴い生じるボトルネックである、内部配線量増大による性能劣化に対し、多値集積化が有用であることを、種々の実例を通じて明らかにした。これらの成果は、LSIにおいて最も権威ある国際会議の1つである1993年ISSCC(固体素子回路国際会議)においても、大学の独創研究として注目された。現在まで、ディジタル集積回路といえば2値論理が常に主役であった。しかしながら、エレクトロニクスシステムの基本概念である配線に基づくシステム構成が限界に近付きつつある現在、多値集積回路が有望となる見通しが得られた。さらに、多値集積回路を一層発展させるためには、現在デバイス延長上のままでは必ずしも容易ではなく、共鳴トンネンリングトランジスタなどのデバイスモデルに基づく回路構成の利点を明確にし、デバイス開発の具体的対象を明示していくことが重要であることも把握された。
演算アルゴリズムレベルでは、クリティカルパスを決定するゲート段数を減らす高並列演算回路設計のための符号割り当て方法が考察され、小規模演算ではその高並列化設計法の基礎の確立に成功した。すなわち、線形システムの概念に基づく系統的多値符号割当てによる大規模・高並列演算システムの設計法により、加減算、乗除算、記号処理演算などの基本演算回路をきわめて高並列に構成が可能となった。
システム・応用レベルでは、空間的並列性を有する演算遅れ時間の少ない知能集積システム用高集積プロセッサへの応用が考察され、ディジタル制御VLSIプロセッサなどの設計・評価を行なった。また、これらが一般化されたユニバーサルスーパーチップと呼ぶ世界初の知能集積システム用のプロセッサの提案を行った。すなわち、大容量の並列通信能力を有する相互結合回路網によりきわめて細粒度の空間的超高並列処理を可能とするアーキテクチャを考察し、プログラムにしたがって自由自在に結合構造を可変とできるプロセッサを実現することが重要であることを見出した。

研究成果

• [文献書誌] Katsuhiko Shimabukuro: "Design of a Multiple-Valued VLSI Processor for Digital Control" Trans.IEICE. E75-D. 709-717 (1992)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Takahiro Hanyu: "Beyond-Binary Circuits for Signal Processing" Digest of IEEE Int.Solid-State Circuits Conference. 134-135 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Takahiro Hanyu: "Prospects of Multiple-Valued VLSI Processors" Trans.IEICE. E76-C. 383-392 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Takeshi Kasuga: "Design of Robust-Fault-Tolerant Multiple-Valued Arithmetic Circuits and Their Evaluation" Trans.IEICE. E76-C. 428-435 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Makoto Honda: "Multiple-Valued VLSI Image Processor Based on Residue Arithmetic and Its Evaluation" Trans.IEICE. E76-C. 455-462 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Katsuhiko Shimabukuro: "Architecture of a Parallel Multiple-Valued Arithmetic VLSI Processor Using Adder-Based Processing Elements" Trans.IEICE. E76-C. 463-471 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Saneaki Tamaki: "Code Assignment Algorithm for Highly Parallel Multiple-Valued Combinational Circuits Based on Partition Theory" Trans.IEICE. E76-D. 548-554 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Saneaki Tamaki: "Multiple-Valued Code Assignment Algorithm for VLSI-Oriented Highly Parallel K-Ary Operation Circuits" Trans.IEICE. E76-C. 1112-1118 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Masami Nakajima: "Design of Highly Parallel Linear Digital System for ULSI Processors" Trans.IEICE. E76-C. 1119-1125 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Takahiro Hanyu: "Multiple-Valued Programmable Logic Array Based on a Resonant-Tunneling Diode Model" Trans.IEICE. E76-C. 1126-1132 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Michitaka Kameyama: "Prospects of Multiple-Valued ULSI Processors" Proc.of the Int.Conference on Advanced Microelectronics Devices and Processing. 777-784 (1993)
  • 説明: 「研究成果報告書概要(和文)」より
• [文献書誌] Katsuhiko Shimabukuro: "Design of a Multiple-Valued VLSI Processor for Digital Control" Trans.IEICE. E75-D. 709-717 (1992)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Takahiro Hanyu: "Beyond-Binary Circuits for Signal Processing" Digest of IEEE Int. Solid-State Circuits Conference. 134-135 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Takahiro Hanyu: "Prospects of Multiple-Valued VLSI Processors" Trans.IEICE. E76-C. 382-392 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Takeshi Kasuga: "Design of Robust-Fault-Tolerant Multiple-Valued Arithmetic Circuits and Their Evaluation" Trans.IEICE. E76-C. 428-435 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Makoto Honda: "Multiple-Valued VLSI Image Processor Based on Residue Arithmetic and Its Evaluation" Trans.IEICE. E76-C. 455-462 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Katsuhiko Shimabukuro: "Architecture of a Parallel Multiple-Valued Arithmetic VLSI Processor Using Adder-Based Processing Elements" Trans.IEICE. E76-C. 463-471 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Saneaki Tamaki: "Code Assignment Algorithm for Highly Parallel Multiple-Valued Combinational Circuits Based on Partition Theory" Trans.IEICE. E76-D. 548-554 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Saneaki Tamaki: "Multiple-Valued Code Assignment Algorithm for VLSI-Oriented Highly Parallel K-Ary Operation Circuits" Trans.IEICE. E76-C. 1112-1118 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Masami Nakajima: "Design of Highly Parallel Linear Digital System for ULSI Processors" Trans.IEICE. E76-C. 1119-1125 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Takahiro Hanyu: "Multiple-Valued Programmable Logic Array Based on a Resonant-Tunneling Diode Model" Trans.IEICE. E76-C. 1126-1132 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より
• [文献書誌] Michitaka Kameyama: "Prospects of Multiple-Valued ULSI Processors" Proc. of the Int. Conference on Advanced Microelectronics Devices and Processing. 777-784 (1993)
  • 説明: 「研究成果報告書概要(欧文)」より