高速引き込み周波数シンセサイザに関する研究

1992 年度 実績報告書

• 研究課題/領域番号: 04650294
• 研究機関: 慶応義塾大学
• 研究代表者: 森 真作 慶應義塾大学, 理工学部電気工学科, 教授 (00051269)
• 研究分担者: 笹瀬 巌 慶應義塾大学, 理工学部電気工学科, 助教授 (00187139)
• キーワード: PLLシンセサイザ / 周波数ホッピング / パルス除去回路

研究概要

本研究では高速周波数切り換えに適したPLL周波数シンセサイザに関して研究を行った。以下、得られた研究成果の概要を示す。
1.PLLシンセサイザにおいて、基準周波数と出力周波数のチャネル間隔が独立に設定できることを可能にするために、新しい形の多段パルス除去回路を提案した。この回路を用いて、基準周波数を従来のものより大きな周波数を選ぶことによって、非常に高速な周波数切り換えが可能であることを実験により示した。
2.このシンセサイザが、更に高速に周波数切り換えを行えるようにするために、異なる時定数を持つ複数の低域通過フィルタを切り換える方法を提案した。周波数切り換えの間に、これらのフィルタを切り換えることによって、シンセサイザのループ利得を一時的に高くすることによって、より高速な周波数切り換えが可能であることを実験により明らかにした。
3.このシンセサイザの問題点であった出力周波数の精度を良くするために、多段パルス除去回路の出力を可変させる方法を提案した。また更に、高速な周波数引き込みを得るために、周波数切り換えの間、一時的にパルス除去の量を可変させる方法を提案し、実験により確かめた。
4.このパルス除去回路をDPLLのディジタルVCOに適用し、周波数逓倍型ディジタPLLを提案した。このDPLLは、入力の周波数を測定し、出力周波数と比較して系の自走周波数を変更することにより周波数誤差を除去するので、出力のパルス間隔が一定となり、更に広い同期範囲を得ることができる。また高速引き込みも同時に得られることを実験により確認した。

研究成果

• [文献書誌] Duk-Kyu Park: "Fast Aoquisition Froguency Synthesizer with n-Stage Novel Type Cycle Swallowers" Proc.of IEEE International Conference on Communications 1992. Vol.1. 496-500 (1992)
• [文献書誌] 朴 徳圭: "多段パルス除去回路を用いた高速引き込み 周波数シンセサイザ" 電子情報通信学会論文誌. J75-BII. 515-523 (1992)
• [文献書誌] 朴 徳圭: "パルス間隔が一定な周波数逓倍型 ディジタルPLL" 電子情報通信学会論文誌. J75-BI. 560-568 (1992)
• [文献書誌] Duk-Kyu Park: "Fast Aquisition Frequency Synthesizer with n-Stage Cycle Swallowers,nluclvsiwitched the Time Cocstants of the Loop Filters" Proc.of 1992 Joint Technical Confereme on Circuts/Systerus,Computers and Communications. Vol1. 168-173 (1992)
• [文献書誌] Takahiko Saba: "Developed Fast Switching Frequency Synthesizer with n-Stage Cycle Swellowers" Proc.of 1992.Synposium on Information Tloory and It's Applications. Vol.1. 223-226 (1992)
• [文献書誌] Takahiko Saba: "Fast Acqcisition PLL Freguency Synthesizer with Improved n-Stage Cycle Swllower" Poc.of IEEE PACIFIC RIM Confreuce on Communication and Signal Processing. (1993)