| 研究概要 |
論理回路の高速動作を妨げる大きな要因は,配線の物理的な長さに起因する遅延である.これを押える配置配線の最適化を実行する自動化技術の開発が本研究であるが,様々な工夫の帰結として,我々は従来技術がつき当たっている壁は矩形の配置技術のたち遅れにある,という見解に達し,1994年後半からこの技術のブレークスルーを緊急目的として努力を傾け,最終年度に至ってついに満足できる結果を得た,本年度はその実用化に専心した.
開発した配置手法は,平面のメタグリッド構造化と総称されその上の回路素子(モジュール)の配置を実行する.構造化をより具体的に説明すれば,単位線分の巧妙な配置によるBSG構造と斜め格子からなるSEQ-PAIR構造の平面位相化である.いずれに基づく方式も数百の矩形を実用時間高精度で埋め込み,配置技術として従来に比肩するものがない.ともに本研究の2年目に発生したアイデアであり,それぞれの特徴を活かして矩形配置アリゴリズムとして計算機に実装した.
配置技術をVLSIの遅延制御レイアウト自動化に活かすためには,様々な設計規則の上で多様な評価を反映する配置方式にまとめることが目標になる.我々は今年度を,性能対応レイアウトは条件付矩形配置問題として把握し,特に配線を考慮してVLSIの配置配線方式としてさまざまな要求の複合の受け入れる能力の開発に向けて研究を進めた.現在までに特に困難とされてきたアナログ回路設計について,100素子程度の回路で自動化に成功とている.同時に,更に多様な応用を求めて,本配置技術+レイアウト技術の普及にまで努力を向ける階段に到達した.なお,新たな動きとして,配線についても,配置と同じ思想でメタ空間を構築する試みをこれからの研究として開始している.
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