| 研究概要 |
SiMOSFETの微細化においては、短チャネル効果を避けるため、ゲート長のみならずソース、ドレイン層の接合深さの寸法も縮小されなければならない。レーザド-ピング技術は、高濃度かつ浅い接合を形成する可能性を有しており、MOSFET作製への応用が期待される。本研究では、2ステップレーザド-ピング法を提案し、その技術を確立するとともに、MOSFET作製の応用を試みた。平成5年度では、ジボラン(B_2H_6)を原料とした2ステップレーザド-ピング技術によりSiへのボロン(B)ド-ピングを行ない、シート抵抗、ドーパント濃度分布等の制御性を調査した。今年度は、この技術をMOSFET作製へ応用し、以下の新たな知見が得られた。
MOSFET作製に用いた基板は、サファイア基板上シリコン(SOS)である。作製工程は,通常のセルフアライン(自己整合)プロセスで行った。ただし、レーザド-ピングは室温プロセスであり、この利点を生かすため、ゲート絶縁膜は通常の熱酸化熱ではなく、450℃での減圧CVD法により形成した。通常のプロセスでは、高温のためA1をゲートに用いた自己整合プロセスは不可能であるが、レーザド-ピングではA1ゲート自己整合法が可能である。デバイスの構造として、ゲート絶縁膜2000A、ゲート長10、20、40μm、ゲート幅20μmの3種類のpチャネルMOSFETを作製した。いずれのデバイスにおいても通常プロセスと同様のドレイン特性が得られた。また、オン/オフ比が7、実効電界移動度が145cm^2/Vsの良好な電気的特性が得られた。さらに、ゲート長の減少に伴い、飽和電流は増大し、特性の改善が確認された。以上、レーザド-ピング技術はMOSFETのソース、ドレイン層の形成に有効であることが確かめられた。
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