| 研究概要 |
本研究では,VLSIチップのレイアウト設計に注目し,メタヒューリスティクスに基づくVLSIレイアウト設計手法を開発することを目的として,研究を行った。本年度に得られた主な成果を以下にまとめる。
1.動的クラスタリングに基づくハイパーグラフ分割アルゴリズムの開発:VLSIレイアウト設計における基本的な組合せ問題の一つとして,分割された節点集合間を接続するハイパー枝数が最小となるように与えられたハイパーグラフをk分割するハイパーグラフ分割問題がある。この問題に対し,アルゴリズムの実行中に節点のクラスタリングを動的に変更しながらハイパーグラフを分割するヒューリスティックアルゴリズムを提案し,計算機実験により提案手法の有効性を確認した。
2.トボロジ制約に基づくフロアプランニング手法の開発:VLSIチップのフロアプラン設計に対し,ブロック配置におけるトポロジ制約を動的に変更しながらフロアプラン設計を行うヒューリスティックアルゴリズムを開発し,計算機実験により提案手法の有効性を確認した。
3.タイミング制約を考慮したスタンダードセル概略配線手法の開発:VLSIチップの概略配線設計に対し,与えられたタイミング制約を満たし,チャネル密度を最小化することを目的とした概略配線手法を提案し,計算機実験により提案手法の有効性を確認した。
4.複数チャネルの配線を考慮した3層セル上チャネル配線手法の開発:スタンダードセル方式VLSIチップの詳細配線設計に対し,セル上配線の自由度が大きい新しいセルモデルを提案すると共に,提案セルモデルに対応し,かつ複数チャネルでの配線を考慮したセル上チャネル配線手法を提案し,計算機実験により提案セルモデルと提案チャネル配線手法の有効性を確認した。
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