| 研究課題/領域番号 |
05680278
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| 研究機関 | 九州工業大学 |
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研究代表者 |
末吉 敏則 九州工業大学, 情報工学部, 助教授 (00117136)
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| 研究分担者 |
田中 康一郎 九州工業大学, マイクロ化総合技術センター, 助手 (40253570)
APDUHAN Bern 九州工業大学, 情報工学部, 助手 (60238714)
久我 守弘 九州工業大学, マイクロ化総合技術センター, 講師 (80243989)
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| キーワード | 並列計算機 / 相互結合網 / 可変構造 / FPGA / プロセッサアレイ / ハードマクロ |
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| 研究概要 |
研究実施計画に従い、柔構造並列計算機を実現する相互結合網について、高性能・高密度実装手法、プロトタイピング、および利用者インタフェースの研究を行った。本研究の主な成果を以下に示す。
1.柔構造並列計算機の構成要素であるFPGAの場合、理論的に実装可能な規模の回路が既存CAEツールでは効率よく実装できないという問題が生じるため、既存ツールでは対応できない任意回路のハードマクロ化を支援する高性能・高密度実装手法を開発した。なお、本研究で開発したハードマクロ生成ツールや実装手法は汎用的なものであり、FPGA内の配線や論理セルの使用を最適化して高性能・高密度実装を実現できるため、様々なFPGA設計に広く利用できる。
2.SIMD型柔構造並列計算機についてプロトタイプの開発を行い、様々なアーキテクチャのプロセッサアレイを実現できることを示した。性能に関しても、フィルタリング処理用のプロセッサアレイを例にとると、既存CAEツールでは所望の性能を達成できなかった(論理セル利用率87%、動作速度約4.7MHz以下)のに対し、本研究で開発した上述のツールを用いると高密度かつ高性能に実装できること(論理セル利用率100%、動作速度約14MHz)を確認した。
3.柔構造並列計算機では応用プログラムの作成以外にそのアーキテクチャを決定するFPGAの構成データも作成しなければならないため、並列アルゴリズムに基づいて最適なアーキテクチャの実装に必要な構成データを自動的に生成できる利用者インタフェースについて検討し、柔構造並列計算機の潜在的な能力を十分に引き出すための統合設計支援環境を構築した。
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