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本年度は前年の研究成果の1つであるMOSFETのゲート端子での動的エネルギー消費の計算結果に基づき、実際的エネルギーパケット伝送の概念に基づく回路様式を2つ提案し、その動作の解析を行った。
まず、抵抗一容量ネットワーク型回路様式を提案した。これはパストランジスタネットワークで論理動作を実現し、パストランジスタ通過過程で消費するエネルギーを負性抵抗型センスアンプリファイアで補充し、多段の論理を行うものである。パストランジスタ通過にともなうエネルギーロスを補充する際の最適パストランジスタ段数の検討を行い、従来のパストランジスターインバータ型の回路に比較して負性抵抗センスアンプリファイアの挿入間隔が大きくてよいことを見出し、より回路素子数の点で効率が高いことを示した。本回路方式を乗算回路におけるデータコンプレッサの応用しその可能性を実証している。
次ぎに抵抗-容量-インダクタ型回路様式を提案した。これはインダクタの挿入により、エネルギーパケットの伝送ロスを低減することを目的としたものでパストランジスタと直列にインダクタを接続するものであるが、シミュレーションによりエネルギー消費がより低いことを示した。また本回路方式をウェーブパイプラインに応用できることを合わせて示した。インダクタの実現法の課題は残るものの、より将来的には低消費電力化の可能性があることを示すものである。
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