4端子デバイス・記憶型イメージセンサ融合アーキテクチャによる知的画像処理プロセサ

1995 年度 実績報告書

• 研究課題/領域番号: 06402038
• 研究機関: 東北大学
• 研究代表者: 柴田 直 東北大学, 工学部, 助教授 (00187402)
• 研究分担者: 小谷 光司 東北大学, 工学部, 助手 (20250699) ; 大見 忠弘 東北大学, 工学部, 教授 (20016463)
• キーワード: イメージセンサ / ニューロンMOS / MPEG / 重心検出 / focal plane processing / 差分絶対値回路 / CMOSプロセス / アナログ集積回路

研究概要

本年度の研究は、基本的には平成6年度に考案・開発・設計を行った新アーキテクチャの集積回路にいて実際に試作を行い、新たなアイデアの回路が実際に機能することを実証したものである。
BASISに代表される記憶形イメージセンサは、ピクセルデータが非破壊で読み出せるため様々なfocal plane processingに用いることができる。ここでは、2次元のピクセルアレイのデータを各行各列毎に加算して得られる射影データを元に、デジタル演算による逐次処理では膨大な時間のかかる2次元画像の動きをreal timeで検出できる2つのチップを開発した。1つは、MPEGコーディングで重要なブロックマッチングによる「動きベクトル検出」であり、これは専用のDSPを用いても〜10msecという膨大な時間のかかる処理である。もう一つは、ロボット応用等で重要な画像の重心検出であり実時間応答の要求される処理である。いずれも4端子デバイス(ニューロンMOS)を用いた独自の回路によって、〜100nsecで検出できることを示した。
新たに開発した差分絶対値演算回路を用いて、±4ピクセルシフトを並列検索する「動きベクトル検出チップ」のテスト回路を0.5ミクロンルールで設計、HSPICEシミュレーションにより200nsecで動きベクトルの検出できることを示した。実際の試作は3ミクロンルールの設計で行い、1μsecでの検出動作を確認した。
x軸、y軸への射影データをもとに画像の重心のx、y座標を求める回路も開発した。物体の実時間追跡・ロボット応用等に重要な回路である。νMOSソースフォロワ、νMOSコンパレタを組み合わせ、重心の存在する位置にフラッグをたてる回路である。トータル3段の処理で演算が終わるため極めて高速である。また多数の入力にも対応可能なように、2ステージ構成のアーキテクチャも開発した。これらの回路は、3ミクロン・ルールの2層ポリシリコンCMOSプロセスで実験チップを試作、すべて動作を実証した。
本研究により、純粋なデジタル処理では決して得ることのできない非常に高速な演算処理が、νMOS回路によって簡単なハードウェア構成で実現できることを示したのである。

研究成果

• [文献書誌] 柴田道: "ニューロンMOSトランジスタで実現するしなやかな情報処理電子回路" 極限構造電子物性第151委員会第34回研究会資料. 40-48 (1995)
• [文献書誌] T.Nakai: "A Neuron MOS Data Sorting Circuit" Proc.International Woekshop on Advanced LSI'S 1995,Cheiju,Korea,July,1995. 188-193 (1995)
• [文献書誌] T.Ohmi: "Four-Terminal Electronics for Intelligent Silicon Integrated Systems" Ext.Abstract,1995 Int.Conf.Solid Stote Devices and Materials,Osaka,1995. 1-3 (1995)
• [文献書誌] T.Ohmi: "Intelligeme Implementation on Silicon Based on Four-Terminal Device Electronics" Proc.20th International Conf.on Microelectronics(MILE'95) Nis,Serbia,Sert.,1995. 11-18 (1995)
• [文献書誌] T.Shibata: "Neurotransistor:-A Neuron-Like High-Functionality Transistor Implementing Intelligence on Silicon" VLSI Signal Processing VIII,Proc.IEEE Signal Processing Society Workshop on VLSI Signal Processing,Sakai,Osaka,1995. 8. 28-37 (1995)
• [文献書誌] 柴田道: "バイナリ・多値・アナログ処理をゲートレベルで融合した新しい論理演算システム" 1995年電子情報通信学会エレクトロニクスソサエティ大会講演論文集2. 291-292 (1995)
• [文献書誌] T.Shibata: "Neuron-MOS Temporal Winner Search Hardware for Fully-Parallel Data Processing" Advancesin Neural Information Processing Systems. Vol.8(印刷中). (1996)
• [文献書誌] T.Shibata: "Advances in Neuron-MOS Applications" 1996 Digest of Technical Papers,IEEE Int.Solid-State Circuits Conference. 39. 304-305 (1996)
• [文献書誌] T.Shibata: "Neuron-MOS-Based Association Hardware for Real-Time Event-Recognition" Proc.Micro Neuro'96,Lausanne,Feb,1996. 94-101 (1996)