| 研究概要 |
平成6年度は,主にプロセッサ・メモリ融合ユニット単体の開発を行った。ニューロンMOSトランジスタのフローティングゲートにクロック制御スイッチを付加して構成する基本演算部に関しては,スイッチの付加により素子の閾値ばらつき等がキャンセルされ演算精度が向上することを確認した。さらに,このとき演算精度を制限するのがスイッチの制御信号に付随するクロックフィールドスルーであることをシミュレーション等により明らかにした。なお,クロック制御スイッチを設けたニューロンMOS基本論理演算回路に関しては,東北大学スーパークリーンルーム棟における2層ポリシリコン標準CMOSプロセスを用いたテストチップの試作や,ブレッドボードテスト回路により,XOR論理回路,実時間ルール可変データマッチング回路等を実現し,測定・解析を通して基本動作を確認した。基本論理演算回路で必須のメモリ機能に関しては,従来のラッチ回路をそのままニューロンMOS演算部に付加する形式と,ニューロンMOS演算部自身がラッチ機能を持った新しい形式の2通りについて検討を行った。後者の新形式は,制御が若干複雑になる反面,演算・記憶機能とも定常的な電力消費を全く必要としないため,回路の消費電力を激減できることをシュミレーションにより確認しており,本研究の新アーキテクチャマイクロプロセッサチップ中で高密度に分散配置されるプロセッサ・メモリ融合ユニットの基本回路形式として非常に有望であることを明らかにしている。
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