|
デバイス微細化のスケーリング則にのる強誘電体メモリとして、強誘電体をゲートとして強誘電体の分極によって半導体の表面電荷を制御するデバイスの開発を進めている。このデバイスを実現するためには(1)強誘電体と半導体の界面において電荷注入を防ぐこと。(2)界面において材料の混合を防ぐこと。(3)界面における界面準位やトラップが少ないことなどが必要であり、半導体と強誘電体の間にバッファー材料を入れ、材料の混合を防ぐと共に、シリコンの結晶性を強誘電体に伝えてヘテロエピタキシャルに近くなるような絶縁物材料を挿入することとし、バッファー材料としてCeO_2を、強誘電体としてPTO(PbTiO_3)を用いてスタートしたが、さらに完全なる構造に近づけるために研究を進めSiとの間でより完全なエピタキシャル成長が知られているYSZをバッファ層として用いたところ、よりよい結晶性が得られたが、YSZ中の欠陥によると見られる不安定性が見られた。そこでYttria安定化の代わりにCe安定化ZrO_2を作成したところ、Ce-ZrO_2上に成膜したPTOは高配向成長を示し、YSZにおけるような不安定性は見られなかった。
以上と全く異なる強誘電体材料として最近、分極反転による劣化の少ないSrBi_2Ta_2O_3(略SBT)等が報告された。われわれは今まで積み上げてきたCeO_2/Si構造を製作し、C-V曲線を評価した。その結果安定なメモリヒステリシスを得ることが出来たが、界面準位が多く、800℃と云う処理温度による材料の混合が考えられ、現在低温化をはかり、良好なる結果を得た。
|
