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1995 年度 研究成果報告書概要

高位合成システムを用いた新しいアーキテクチャのVLSI化に関する研究-多重スレッドプロセッサの設計-

研究課題

研究課題/領域番号 06452247
研究種目

一般研究(B)

配分区分補助金
研究分野 システム工学
研究機関大阪大学

研究代表者

白川 功  大阪大学, 工学部, 教授 (10029100)

研究分担者 尾上 孝雄  大阪大学, 工学部, 助手 (60252590)
重弘 裕二  大阪大学, 情報処理教育センター, 助手 (40243175)
石浦 菜岐佐  大阪大学, 工学部, 助教授 (60193265)
研究期間 (年度) 1994 – 1995
キーワード高位合成 / VLSI / 多重スレッド / プロセッサ / MPEG2
研究概要

本研究は,多重スレッド方式という新しいアーキテクチャを持つプロセッサのVLSI化を目指すものであり,画像生成アルゴリズムの処理性能を向上させることを目的としている.多重スレッドプロセッサは,マルチプロセッサ方式と比較しても面積を大幅に増やすことなく性能を向上させることができる.
多重スレッドプロセッサでは,解読部,レジスタ部はスレッド毎に所有し,機能部はスレッド間で共有することによって演算器の稼働率を向上させている.性能が向上する反面,スレッドが交差する機能部等の制御が非常に困難になるため,これまでに多重スレッドプロセッサを実現した例は報告されていなかった.
本研究では,複雑な構造をもつ多重スレッドプロセッサの諸機能を,高位合成システムの動作記述言語を用いて単純な動作記述や所有する機能部品の単純な記述により表現し,得られた記述を高位合成システムにより自動的にハードウェア化する手法をとった.このように,高位合成手法を適用することにより,従来困難とされていた多重スレッド方式のアーキテクチャをもつプロセッサのVLSI化を可能とした.
また,高位合成システムによるハードウェアの設計においては,大規模のシステムを合成する場合に,記述言語の制限や合成段階における中間表現の肥大化,さらにはVLSIのセル間配線やモジュールの配置能力が問題となる.これらに対してそれぞれ,動作記述中に条件分岐を含む場合にも効率的にスケージューリングを行なうことができるアルゴリズムや,大幅な記憶量の削減を実現する論理関数の表現法とその操作法,そしてレイアウトにおけるクラスタリング処理に新たにフラクタル次元の概念を導入したアルゴリズムを考案し,計算機上に実現した.

  • 研究成果

    (15件)

すべて その他

すべて 文献書誌 (15件)

  • [文献書誌] T. Sagishima, et. al.: "Multithreaded processor for image generation" Proc. IEEE International Symposium on Circuits and Systems. 4. 231-234 (1994)

    • 説明
      「研究成果報告書概要(和文)」より
  • [文献書誌] A. Yamada, et. al.: "Datapath scheduling for behavioral description with conditional branches" IEICE Trans. Fundamentals. E77-A-12. 1999-2009 (1994)

    • 説明
      「研究成果報告書概要(和文)」より
  • [文献書誌] M.Toyonaga, et. al.: "A new approach of fractal-analysis based module clustering for VLSI placement" IEICE Trans. Fundamentals. E77-A-12. 2045-2052 (1994)

    • 説明
      「研究成果報告書概要(和文)」より
  • [文献書誌] T. Onoye, et. al.: "High-level synthesis of a multithreaded processor for image generation" IEICE Trans. Fundamentals. E78-A-3. 322-330 (1995)

    • 説明
      「研究成果報告書概要(和文)」より
  • [文献書誌] T. Masaki, et. al.: "VLSI implementation of inverse discrete cosine transformer and motion compensator for MPEG2 HDTV video decoding" IEEE Trans. Circuits and Systems for video Technology. 5-5. 387-395 (1995)

    • 説明
      「研究成果報告書概要(和文)」より
  • [文献書誌] T. Onoye, et. al.: "Single chip implementation of MPEG2 decoder for HDTV level pictures" IEICE Trans. Fundamentals. E79-A-3. 330-338 (1996)

    • 説明
      「研究成果報告書概要(和文)」より
  • [文献書誌] T.Onoye, T.Masaki, H.Hirata, K.Kimura, S.Asahara, T.Sagishima, I.Shirakawa, S.Tsukiyama, and S.Shinoda: "High-level synthesis of multithreaded processor based image generator" Proc.IEEE International Symposium on Industrial Electronics. 47-52 (1994)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] K.Kimura, H.Hirata, T.Kiyohara, S.Asahara, T.Sagishima, T.Onoye, and I.Shirakawa: "Evaluation method of microarchitecture for multithreaded processor" Proc.IEEE International Symposium on Industrial Electronics. 53-58 (1994)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] T.Sagishima, K.Kimura, H.Hirata, T.Kiyohara, S.Asahara, T.Onoye, and I.Shirakawa: "Multi-threaded processor for image generation" Proc.IEEE International Symposium on Circuit and Systems. Vol.4. 231-234 (1994)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] A.Yamada, T.Yamazaki, N.Ishiura, I.Shirakawa, and T.Kambe: "Datapath scheduling for behavioral description with conditional branches" IEICE Trans.Fundamentals. Vol.E77-A,No.12. 1999-2009 (1994)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] M.Toyonaga and I.Shirakawa: "A new approach of fractal-analysis based module clustering for VLSI placement" IEICE Trans.Fundamentals. Vol.E77-A,No.12. 2045-2052 (1994)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] T.Onoye, T.Masaki, I.Shirakawa, H.Hirata, K.Kimura, S.Asahara, and T.Sagishima: "High-level synthesis of a multithreaded processor for image generation" IEICE Trans.Fundamentals. Vol.E78-A,No.3. 322-330 (1995)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] S.Nakamura, A.Yamada, and I.Shirakawa: "A heuristic scheduling algorithm for complex conditional structure" Proc.Synthesis and System Integration of Mixed Technologies. 73-78 (1995)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] T.Masaki, Y.Morimoto, T.Onoye, and I.Shirakawa: "VLSI implementation of inverse discrete cosine transformer and motion compensator for MPEG2 HDTV video decoding" IEEE Trans.Circuits and Systems for Video Technology. Vol.5, No.5. 387-395 (1995)

    • 説明
      「研究成果報告書概要(欧文)」より
  • [文献書誌] T.Onoye, T.Masaki, Y.Morimoto, Y.Sato, I.Shirakawa, and K.Matsumura: "Single chip implementation of MPEG2 decorder for HDTV level pictures" IEICE Trans, Fundamentals. Vol.E-79A,No.3. 330-338 (1996)

    • 説明
      「研究成果報告書概要(欧文)」より

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公開日: 1997-03-04  

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