| 研究課題/領域番号 |
06680317
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| 研究機関 | 京都大学 |
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研究代表者 |
小野寺 秀俊 京都大学, 工学研究科, 助教授 (80160927)
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| 研究分担者 |
小林 和淑 京都大学, 工学研究科, 助手 (70252476)
MOSHNYAGA Va 京都大学, 工学研究科, 講師 (40243050)
田丸 啓吉 京都大学, 工学研究科, 教授 (10127102)
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| キーワード | アナログ回路 / アナログレイアウト / 最適化 / レイアウト設計 / 回路設計 / アナログCAD / アナログHDL |
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| 研究概要 |
本年度は概略レイアウトの自動設計法、設計パラメータの最適化手法、プロセスばらつきの考慮法について検討した。回路設計手順の再利用化システムと、レイアウト再利用システムを統合化し、回路特性制約を考慮したアナログ回路の素子値/レイアウト同時設計法を行った。
1.概略レイアウトの自動設計法の検討
素子値/レイアウトの同時設計において、再利用すべきレイアウトが存在しない場合、新規に概略レイアウトを設計する必要がある。そこで、回路特性制約を考慮した配線手法を検討した。本研究では、全ての配線を全ての配線領域で同時に考慮しながら配線経路を求める手法を開発した。
2.設計パラメータの最適化手法
設計手順の保存と再利用化により設計パラメータの最適決定を行っている。設計者の確信度が低い設計操作に関しては、不確定パラメータという新たな変数を導入した。設計パラメータの自動決定に失敗した場合には、不確定パラメータを自動変更し、最適決定過程が続けられるように工夫した。
3.プロセスばらつきの考慮法の検討
ばらつき変数に対する回路特性の変化を2次の多項式で近似し、歩留まりの計算コストを減少させた。更に、多項式の係数を毎回求めるのではなく、近似的に計算することにより、一層の計算コスト削減を達成する手法について検討した。
4.素子値/レイアウト同時設計システムの試作と評価
設計手順の保存と再利用化システムと、レイアウト再利用化システムを結合させる事により、素子値/レイアウト同時設計システムを完成させ、その有効性を評価した。
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