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超並列マシンの要素プロセッサとして、(a)「耐ネットワーク遅延」と(b)「プロセッサーメモリ間少量データ通信」は2大要件である.要素プロセッサアーキテクチャとして提案したV++では、規定型再構成と適応型再構成の2種類の方式を用いて、VLIW(超長命令語)をプロセッサ内で実行時に再構成することにより上記2要件を満たす.本研究では、両再構成を活用することにより、分岐時オーバヘッドを削減し性能向上を可能とする次の2方式を提案した.
1)規定型再構成機能を利用すると分岐オペレーションを本来オペレーションが実行されるべき位置より早くフェッチすることが可能となるので、分岐ターゲットバッファのようなハードウェアを使用せずにそれと同等の性能向上を得る.従来方式に比べ、分岐オペレーションの移動が不可能で、しかもtake側の分岐予測を行った場合以外は、分岐ペナルティに差がないことを示した.同時に、not take側の分岐予測を行うようなスケジューリングの重要性を示した.
2)適応型再構成を利用するとVLIWの枠を超えて動的に各オペレーションの先行実行が可能となる.そこで、正しい実行を保証する範囲でタグによる制限領域をコンパイラが広めることにより、レジスタファイル複数化などのハードウェア増なしに投機的実行を実現する.分岐予測が失敗したときの動機ハードウェアの初期化のため、a)同期状態の初期化、b)同期状態の保存のいずれかが必要である.
本研究では、さらに、V++における応用ソフトウェアとして通信機能を進化的に獲得するモデルである「ランギ-モデル」を採用し、並列度の解析などの研究にも同時に着手した.そして、エージェント数25のときのシミュレーションを行いパラメータ解析を行った.
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