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学習機能付き多層ニューラルネットワークのハードウェア化に関する研究を行った。多数の積和演算を行うニューラルネットのハードウェア実装では、乗算回路により、回路規模が大きくなってしまうという問題点がある。本研究では、乗算回路を用いない、多層ニューラルネットワークとバックプロパゲーションを改良した学習アルゴリズムを提案し、計算機シミュレーション、および実験によりその有効性を確認している。
乗算を行わないように次のような簡単化を行った。出力関数として、シグモイド関数の代わりに3値関数を用いることで、乗算を1ビットのシフトと論理積で実現できるようにし、加算もシリアル加算器による小型化を行っている。学習アルゴリズムとしては、バックプロパゲーションを用いる。パルス信号で学習誤差を表すことにより、乗算回路を用いずに、簡単な回路で学習機能を実現している。
提案するニューラルネットワークの有効性を確認するために、再構成可能な論理素子であるField Programmable Gate Array(FPGA)を用いたFPGAアレイに提案するネットワークを実装し、機能の動作確認を行った。実験回路は、12ビットの精度で13個の接続数を持ち、32MHzのクロックで動作する。これは、14.9×10^6CPS(connections per second)に相当し、11.8×10^6CUPS(Connection updates per second)の学習速度に相当する。ネットワークは並列に動作するため、これらの数値はネットワークの規模に比例して大きくなる。
より大きなシステムにも本研究で提案するネットワークが応用できることを示すために、文字認識のアプリケーションを行うネットワークの動作を計算機シミュレーションにより調べた。その結果、大きなアプリケーションに対しても、本研究で提案するニューラルネットワークで対応できることを確認した。
提案するネットワークは、VLSI化も容易で、大容量のネットワークが期待できる。
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