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本研究では、大規模データパスプロセッサの性能を引き出す際のキ-ポイントとなる「並列性の抽出」「制御依存関係の効率的制御」「メモリシステムの高性能化」について詳しく検討をおこない、次の成果を得た。
まず並列性抽出に関しては、制御依存関係と複雑なデータ依存関係による並列性抽出への制約を調査した。この結果、理想的な分岐制御システムおよびメモリシステムを仮定すれば、現在のスカラ・プロセッサと比較して数十〜数百倍の性能向上の可能性があることが判明した。
次に制御依存関係の効率的制御については、大規模データパスプロセッサの実行形態に適合した制御方式の検討を行なった。大規模データパスプロセッサ方式では多数の分岐命令をまたがって命令を演算器にマッピングする必要があるので、分岐削除および効率的な投機実行機構の開発が重要である。これに関しては投機実行パス情報を利用した確率的な分岐制御方式を検討しており、提案したマルチレベルの分岐予測を用いることで従来の手法より精度の良い分岐制御が可能となることを示した。
メモリシステムの高性能化については、キャッシュシステムの高性能化を中心に検討した。現在のキャッシュシステムが利用している参照アドレスの空間・時間局所性の他に参照アドレスの線形予測によるプリフェッチを行なうことで、メモリ参照オーバーへッドの削減が可能であることを示した。また、レジスタ数の制約などによる局所的メモリアクセスに関する調査もあわせて行い、高性能プロセッサのボトルネックとなりがちなプロセッサ・メモリ間トラヒックに関しては、処理データがプロセッサ内に多く滞留することによって従来の数分の一になることが解った。
これらの研究成果より、大規模データパスプロセッサの主要な技術ポイントが明らかになり、性能向上の可能性が確認された。
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