| 研究分担者 |
池田 隆英 (株)日立製作所, デバイス開発センタ, 副技師長
斎藤 敏夫 東京大学, 生産技術研究所, 助手 (90170513)
平川 一彦 東京大学, 生産技術研究所, 助教授 (10183097)
藤田 博之 東京大学, 生産技術研究所, 教授 (90134642)
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| 研究概要 |
薄膜SOI CMOS LSIデバイスは,将来のLSIデバイスとして注目を集めていが,デバイスサイズがサブ0.1ミクロンの領域に入ると,さまざまな揺らぎの問題がクローズアップされてくる.本研究の目的は,サブ0.1ミクロン薄膜SOI CMOS LSIデバイスの揺らぎの問題に焦点をあて,揺らぎの定量化及び揺らぎを補償する機構を回路・デバイス面から検討するにより,サブ0.1ミクロン薄膜SOI CMOSLSIデバイスを実現することである.
本年度は,まず,サブ0.1ミクロン薄膜SOIデバイスのデバイス・プロセスシミュレーションを行い,ゲート長がサブ0.1ミクロン領域にまで微細化した場合の,最適化設計を行った.その結果,従来有望と考えられていた完全空乏型SOIデバイスでは,埋込酸化膜のスケーリングが難しいことからショートチャネル効果を抑えることが困難であることが明らかになった.一方,非完全空乏型SOIデバイスでは将来のプロセスの延長でサブ0.1ミクロンデバイスが達成でき,またSOI膜厚の揺らぎがデバイス特性揺らぎにあまり影響を与えないことがわかった.そこで,以上のシミュレーション結果に基づき非完全空乏型サブ0.1ミクロンSOIデバイスを実際に試作した.SOI基板には膜厚揺らぎの少ないSIMOX基板を用い,またゲート加工は電子腺リソグラフィとドライエッチングにより行った.評価の結果,ほぼシミュレーション通りの特性が得られていることを確認した.現在,さらに詳しい特性評価と,デバイス特性揺らぎに関して評価を進めている.
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