研究課題
基盤研究(A)
実用レベルの機能と規模を持つ32ビットの非同期式マイクロプロセッサの設計・試作を行った。以下に、その要点を述べる。1)既存RISCアーキテクチャの採用: 同期式との性能比較の容易性、実用レベルの標準性、構成の簡明性を考慮して、MIPS社の32ビットRISCマイクロプロセッサR2000に準ずるアーキテクチャを採用した。2)比例変動遅延モデル(Scalable Delay Model)の提案: 使用するデバイス技術、論理設計方式、レイアウト/実装特性、稼働環境等を検討し、論理設計の前提として、大域的には「配線・素子の遅延上限値は未知」とするDI(Delay-Insensitive)モデル、また、局所的には「任意の2要素の遅延変動率の比の上限は既知」とする比例変動遅延モデル(Scalable Delay Model)を採用した。3)データ転送符号化方式: クロックを使わずにレジスタ間データ転送を高速に行うために、データ転送は基本的に「1ビットに対して2本の信号線を用い、稼働相と休止相を交番させる」2線2相方式とした。一方、チップ外部(同期式)とのインタフェースおよびキャッシュ用RAMは「任意ビット数のデータ線に対して1本の時間信号線を付加する」束データ方式とした。4)非同期式パイプライン: R2000と同様の5段パイプライン構成を、WRITEとREADの並行動作が可能な非同期式ラッチと事象駆動原理に基づく自律制御方式で実現した。5)非同期式基本モジュール:データパス及び制御回路における非同期基本モジュール(C素子、ア-ビタ、2線式全加算器等)のマクロをトランジスタレベルで開発した。6)性能指向レイアウト方式:平均信号伝播距離を最小化するレイアウト方式を開発し、比例変動遅延モデルの正当性を保証するフロア・プラニング及びレイアウト設計を行なった。7)チップ試作:0.5um-CMOS技術を用いたスタンダードセル+独自マクロ方式で試作した。8)チップ評価システム: 試作チップの速度性能、タイミング信頼性、電力消費の総合的評価を行なうための評価用ボードおよびソフトウェアを開発した。
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